Nghiên cứu và thiết kế IC chuyển mạch ADC

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - PHẠM VĂN DANH PHẠM VĂN DANH NGHIÊN CỨU VÀ THIẾT KẾ IC CHUYỂN MẠCH ADC LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ CH2011B Hà Nội – Năm 2013 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI PHẠM VĂN DANH NGHIÊN CỨU VÀ THIẾT KẾ IC CHUYỂN MẠCH ADC CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC: TS PHẠM NGUYỄN THANH LOAN Hà Nội – Năm 2013 MỤC LỤC MỤC LỤC I LỜI CAM ĐOAN IV DANH MỤC CÁC HÌNH VẼ V DANH SÁCH BẢNG BIỂU VIII DANH SÁCH CÁC TỪ VIẾT TẮT IX PHẦN MỞ ĐẦU Chương Lý thuyết chung .2 1.1 Hệ thống định vị toàn cầu GNSS 1.2 Bộ thu RF (RF receiver) 1.3 Cơng nghệ mạch tích hợp CMOS 1.3.1 Cấu trúc MOSFET 1.3.2 Các vùng làm việc MOSFET Chương Giới thiệu ADC 10 2.1 Thế ADC? 10 2.2 Thông số chuyển đổi A/D .12 2.2.1 Sai số độ lệch .12 2.2.2 Sai số khuếch đại 13 2.2.3 Sai số kích thước bão hòa 14 2.2.4 Độ phi tuyến vi phân (DNL) 14 2.2.5 Tính đơn điệu .16 2.2.6 Độ phi tuyến tích phân (INL) .16 2.2.7 Tỷ số tín hiệu nhiễu 17 2.2.8 Tổng méo hài (THD) 18 2.2.9 Tỉ số tín hiệu nhiễu biến dạng (SINAD hay SNDR) 18 2.2.10 Hiệu sử dung bit (ENOB) 19 2.2.11 Spurious Free Dynamic Range 19 I 2.3 Các kiến trúc ADC 19 2.3.1 Flash ADCs 20 2.3.2 Kiến trúc SAR 22 2.3.3 So sánh Flash ADCs SAR ADCs [6] 24 2.3.4 Tối ưu kiến trúc SAR ADCs để tăng tốc độ giảm sai bit 26 Chương Tổng quan so sánh (Comparator) .29 3.1 Giới thiệu .29 3.1.1 Cấu tạo Comparator .30 3.1.2 Nguyên lý làm việc 31 3.1.3 Thông số Comparator lý tưởng 32 3.1.4 Comparator Gain 33 3.1.5 Gain Bandwidth Op-amp .33 3.1.6 Tốc độ đáp ứng (Slew rate) 34 3.1.7 Hệ số nén tín hiệu kiểu chung (CMRR: Common Mode Rejection Ratio) 35 3.1.8 Tham số Maximum output Voltage Swing 35 3.2 Mạch Comparator CMOS SR Latch 36 3.2.1 Cấu trúc mạch Comparator CMOS SR Latch 36 3.2.2 Khối tạo tín hiệu CLK đồng 38 Chương Thiết kế mô 41 4.1 Q trình mơ cho cấu trúc ADC dạng nối tiếp 41 4.1.1 Yêu cầu đề 41 4.1.2 Q trình thực mơ cho mạch Comparator 41 4.1.3 Quá trình ghép nối comparator MUX cho cấu trúc bit flash ADC dạng nối tiếp .53 4.2 Thiết kế layout .60 4.2.1 Lý thuyết thiết kế layout 60 4.2.2 Thiết kế sub cells 64 II 4.2.3 Ghép nối subcell thành ADC 66 KẾT LUẬN 68 TÀI LIỆU THAM KHẢO 71 III LỜI CAM ĐOAN Trước hết, xin gửi lời cảm ơn chân thành tới tập thể thầy cô Viện Điện tử viễn thông, trường Đại học Bách Khoa Hà Nội tạo môi trường tốt để học tập nghiên cứu Tôi xin cảm ơn thầy cô Viện Đào tạo sau đại học quan tâm đến khóa học này, tạo điều kiện cho học viên có điều kiện thuận lợi để học tập nghiên cứu Và đặc biệt xin gửi lời cảm ơn sâu sắc đến thầy giáo TS Phạm Nguyễn Thanh Loan, tận tình hướng dẫn sửa chữa cho nội dung luận văn Tôi xin cam đoan nội dung luận văn hồn tồn tơi tìm hiểu, nghiên cứu viết Tất thực cẩn thận, có góp ý sửa chữa giáo viên hướng dẫn Tôi xin chịu trách nhiệm với tất nội dung luận văn Tác giả Phạm Văn Danh IV DANH MỤC CÁC HÌNH VẼ Hình 1.1 Kiến trúc hệ thống GNSS Hình 1.2 Sơ đồ khối thu RF Hình 1.3 Cấu trúc thiết bị MOS Hình 1.4 Sự kết nối chất Hình 1.5 (a) thiết bị PMOS đơn giản, (b) PMOS bên n-well Hình 1.6 Đặc tuyến V-A MOSFET Hình 2.1 Hoạt động ADC.[2] 10 Hình 2.2 Đáp ứng ADC lý tưởng.[2] 11 Hình 2.3 Sai số độ lệch dương.[3] 13 Hình 2.4 Sai số khuếch đại dương.[3] 14 Hình 2.5 Minh họa sai số kích thước bão hịa.[3] 14 Hình 2.6 Minh họa độ phi tuyến vi phân.[3] 15 Hình 2.7 Sai từ mã ADC bit DNL lớn [3] 16 Hình 2.8 INL ADC 3-bit.[3] 17 Hình 2.9 Spurious Free Dynamic Range.[5] 19 Hình 2.10 Kiến trúc ADC truyền thống [6] 20 Hình 2.11 Lưu đồ thuật toán kiến trúc ADC đề nghị 22 Hình 2.12 Kiến trúc ADC 4-bit đề nghị.[7] 23 Hình 2.13 Kiến trúc SAR ADCs đơn giản.[9] 24 Hình 2.14 Minh họa nhược điểm SAR ADC so với Flash ADC 26 Hình 2.15 Kiến trúc SAR có khả đồng CLK 28 Hình 3.1 Mơ hình so sánh 29 Hình 3.2 Sơ đồ khối so sánh 30 Hình 3.3 Đặc tuyến truyền đạt so sánh 31 Hình 3.4 Các tham số Comparator lý tưởng 32 Hình 3.5 Input Common-Mode Voltage 33 Hình 3.6 Tham số Gain Bandwidth Op-amp 34 V Hình 3.7 Tham số slew rate 34 Hình 3.8 Tham số voltage swing 35 Hình 3.9 Cấu trúc so sánh CMOS SR Latch 37 Hình 3.10 Cơ chế phóng xả tụ M6:9 38 Hình 3.11 Hình minh họa tín hiệu INV1, INV2 khối CMOS latch 39 Hình 3.12 Kiến trúc comparator đồng xung CLK 39 Hình 3.13 Hình minh họa trình tạo xung CLK1 từ xung CLK0 40 Hình 4.1 Cấu trúc comparator CMOS SR latch 42 Hình 4.2 Quy trình thiết kế cho mạch bit flash ADC dạng nối tiếp 43 Hình 4.3 Cách tính thời gian trễ mạch 44 Hình 4.4 Ảnh hưởng Vg1 tới trễ mạch 45 Hình 4.5 Ảnh hưởng kích thước (số finger) M1 tới trễ mạch 45 Hình 4.6 Xác định số finger N2 N3 M2 M3 46 Hình 4.7 Minh họa M4, M5 CMOS SR latch 47 Hình 4.8 Xác định N4, N5 M4, M5 47 Hình 4.9 Xác định kích thước finger N6, N7 48 Hình 4.10 Xác định kích thước N8, N9 49 Hình 4.11 Khối NOR2 (a) Khối inverter (b) 50 Hình 4.12 Mạch nguyên lý MUX 21 (a) kết mô MUX 2:1 (b) 51 Hình 4.13 Sơ đồ MUX 41 (a) Kết mô MUX 4:1 (b) 52 Hình 4.14 Sơ đồ MUX 81 (a) kết mô MUX 81 (b) 53 Hình 4.15 Mạch nguyên lý bit flash ADC 54 Hình 4.16 Sử dụng xung ramp đầu vào ADC 55 Hình 4.17 Tham số DNL INL bit flash ADC dạng nối tiếp 56 Hình 4.18 Kết dạng sóng sau qua DAC lý tưởng 57 Hình 4.19 Kết đạt sau biến đổi Fourier 58 Hình 4.20 Hình minh họa thứ tự layer 61 Hình 4.21 Sơ đồ stich diagram khối NAND3 62 Hình 4.22 Mạch nguyên lý cổng login AND ba đầu vào 62 VI Hình 4.23 Hình minh họa sơ đồ share gate thiết kế AND3 63 Hình 4.24 Sơ thiết kế AND3 transistor gồm hai finger 63 Hình 4.25 Minh họa linh kiện CMOS 64 Hình 4.26 Thiết kế layout khối comparator 65 Hình 4.27 Sơ đồ layout khối mux21 65 Hình 4.28 Sơ đồ layout khối ADC 66 VII DANH SÁCH BẢNG BIỂU Bảng 2.1 Bảng tổng kết so sánh ưu nhược điểm kiến trúc ADC 25 Bảng 3.1 Bảng so sánh tham số comparator lý tưởng thực tế 32 Bảng 3.2 Bảng trạng thái SR latch 38 Bảng 4.1 Bảng yêu cầu thiết kế cho cấu trúc bit flash ADC dạng nối tiếp 41 Bảng 4.2 Bảng trạng thái cho MUX 2.1 51 Bảng 4.3 Bảng trạng thái cho MUX 4.1 52 Bảng 4.4 Bảng trạng thái cho MUX 81 53 Bảng 4.5 Bảng giá trị DNL INL 55 Bảng 4.6 Bảng kết đạt mạch bit flash ADC dạng nối tiếp 58 Bảng 4.7 Bảng so sánh kết với báo công bố IEEE 59 Bảng 4.8 so sánh hai cấu trúc bit flash ADC dạng nối tiếp (Series Flash ADC) bit flash ADC truyền thống (Coventional Flash ADC) 69 VIII Nghiên cứu thiết kế IC chuyển mạch ADC Hình 4.18 Kết dạng sóng sau qua DAC lý tưởng Kết đạt sau biến đổi Fourier Tín hiệu sau biến đổi từ DAC lý tưởng với tham số xử lý phần mềm Matlab từ xác định tham số động ADC ENOB, SFDR SNR Hình 4.19 thể kết tham số động ADC ENOB, SFDR SNR thực phần mềm matlab kết thông số động đạt sau: ENOB=2.579 SFDR=31.71dB SNR=18.14dB 57 Nghiên cứu thiết kế IC chuyển mạch ADC Hình 4.19 Kết đạt sau biến đổi Fourier Bảng 4.6 tổng kết giá trị cuối thông số cho mạch bit flash ADC dạng nối tiếp Bảng 4.7 so sánh kết đạt mạch bit flash ADC dạng nối tiếp luận văn với mạch flash ADC đăng báo IEEE Bảng 4.6 Bảng kết đạt mạch bit flash ADC dạng nối tiếp Thông số Kiến trúc Độ phân giải Kết đạt Yêu cầu thiết kế Series Flash (pipeline) – Bits Flash – Bits Input voltage range 0.6 V (1LSB = 37.5 mV) 0.6 V (1LSB = 37.5mV) Tốc độ > 1GS/s 2GS/s Nguồn cấp 1.2 V 1.2 V Công nghệ 0.13 um 0.13 um Công suất < 30 mW 0.23 mW DNL (LSB) < 0.5 LSB -0.41 ~ 0.65 LSB 58 Nghiên cứu thiết kế IC chuyển mạch ADC INL (LSB) < 0.5 LSB -0.408 ~ 0.242 ENOB 2.579@ 10M 2.0801@ 50M 1.78@100M SFDR (dB) 31.71 @10M 23.91 @ 50M 20.62 @100M SNR (dB) 18.14 @10M 18.05 @50M 21.83 @100M Bảng 4.7 Bảng so sánh kết với báo công bố IEEE Kết nhóm Năm xuất 2013 Cơng nghệ [4] [5] [6] [7] 2006 2007 2009 2004 0.13 um 90nm 0.18um 0.18um 0.18um 1.2V 1.4 V 1.8 V 1.8 V 1.8V 0.23 mW 227 mW 43 mW 42 mW 70mW bits Bits Bits Bits Bits 0.6 Vp-p +_ 320 mV +_ 0.65 V 0.6 Vp-p Vp-p Supply Power Resolution Input range 59 Nghiên cứu thiết kế IC chuyển mạch ADC GS/s GS/s GS/s GS/s 5GS/s DNL/INL(L DNL: - -0.83~0.93 -0.35~0.35 -0.04~0.04 0.24 SB) 0.41~0.65 -0.89~0.88 -0.26~0.24 -0.03~0.06 0.34 ENOB/SND 2.579@2GS/ SNDR 3.71@4GS 3.91 3.65 @DC R 27.5dB /s, 10MHz @2GS/s, SNDR @4GS/s, 3.06 91.8MHz 17.29dB@2 5MHz @3.5GS/s, 3.61 GS/s, 23.6dB 0.501GHz @2GS/s, 10MHz @3.5GS/s, Sampling Rate INL: 0.408~0.242 s, 10M 970.2MHz 1GHz Architecture 4.2 4.2.1 Series Flash Conventional Conventional Conventional Conventional ADC Flash ADC Flash ADC Flash ADC Flash ADC Thiết kế layout Lý thuyết thiết kế layout a Khái niệm layout Layout thiết kế IC q trình thiết kế vị trí lớp vật chất (Layer) để tạo nên linh kiện, thiết kế layer để kết nối linh kiện với đế bán dẫn (SoC) Layer thành phần nhỏ thiết kế layout Layer lớp vật chất vật lý bán dẫn, kim loại…, lớp text nhằm mô tả thông tin phục vụ trình thiết kế, đơn giản đường biên, dẫn 60 Nghiên cứu thiết kế IC chuyển mạch ADC Các layer ln có vị trí độ cao xác định so với đế Vì bạn đặt chúng chồng lên không phân biệt thứ tự đặt trước hay đặt sau mà lo thứ tự chúng Như minh họa hình 4.20 thiết kế ta cần quan tâm đến tọa độ X, Y (phương ngang) layer metal metal không cần phải quan tâm đến việc đặt metal hay metal trước metal1 ln nằm metal nối với contact Hình 4.20 Hình minh họa thứ tự layer b Sử dụng hierarchy để quản lý thiết kế layout Kiến trúc hierarchy quan trọng, giúp giảm thiểu khối lượng công việc dễ dàng quản lý đặc biệt mạch IC số Đặc điểm kiến trúc phân cấp thiết kế thành kiến trúc nhỏ ta gọi subcell Để xây dựng thiết kế thay từ layer (Flat) xây dựng cấu trúc dùng chung (linh kiện bản: R, L, C, Trans) hay mạch mạch logic (AND, NOR, NOT) hay chí subcell lớn nhiều Vậy kiến trúc dùng nhiều vị trí thiết kế supcell cho kiến trúc c Sử dụng Stick Diagram Stick Diagram biểu đồ mô tả layer cách đơn giản giấy Mục đích lập biểu đồ để giúp người thiết kế định hướng thiết kế đơn giản giấy Giống thiết kế giấy cơng trình Thơng qua stick, ta có nhiệm vụ người thiết kế tối ưu thiết kế để đạt tham số yêu cầu Tham số hay tối ưu thông qua biểu đồ tham số diện tích layout thơng qua 61 Nghiên cứu thiết kế IC chuyển mạch ADC việc chia sẻ kết nối chung mà ta gọi share gate Một stich diagram minh họa hình 4.21 Hình 4.21 Sơ đồ stich diagram khối NAND3 d Khái niệm share gate Là phương pháp hữu hiệu giúp tăng tỉ lệ tích hợp mạch IC Trong mạch AND3, ta thấy PMOS mắc song song chung VDD với PMOS INV; NMOS mắc nối tiếp chung VSS với NMOS INV hình 4.22 Hình 4.22 Mạch nguyên lý cổng login AND ba đầu vào 62 Nghiên cứu thiết kế IC chuyển mạch ADC Từ có ta có sơ đồ share gate cho cổng AND3 hình sau: Hình 4.23 Hình minh họa sơ đồ share gate thiết kế AND3 Trong trình share gate ta gặp trường hợp có cực transistor ln ln có điện hoạt động Khi ln có điện nên không xuất d ng điện di qua dây dẫn nối hai điểm diện ta bỏ dây nối mà khơng ảnh hưởng đến hoạt động mạch Hình 4.24 mơ tả trường hợp dây dẫn nối hai điểm có điện thiết kế cổng AND3 với cách share gate khác Hình 4.24 Sơ thiết kế AND3 transistor gồm hai finger 63 Nghiên cứu thiết kế IC chuyển mạch ADC e Các rule cần lưu ý tối ưu chất lượng mạch layout 4.2.2 - Ln tối ưu diện tích - Sử dụng dây nối ngắn - Sử dụng nhiều contact cho kết nối - Tránh sử dụng PO để kết nối - Không đặt contact, via kênh dẫn transistor Thiết kế sub cells Trong sơ đồ thiết kế ADC ta có subcell linh kiện (transistor NMOS, PMOS) subcell phụ (NOR2, INV, MUX2, MUX4, MUX8, COMPARATOR) Do sau chia kiến trúc hirerarchy, sử dụng kiến thức lý thuyết layout ta tiến hành thiết kế subcell a Thiết kế linh kiện NMOS, PMOS Sử dụng phần mềm layout L-edit Tôi thiết kế bước khối ADC từ subcells PMOS, NMOS, CONTACT, VIA Dưới hình minh họa linh kiện đó: Hình 4.25 Minh họa linh kiện CMOS b Thiết kế COMPARATOR 64 Nghiên cứu thiết kế IC chuyển mạch ADC Từ linh kiện trên, sử dụng kiến thức tối ưu layout, ta thiết kế layout comparator minh họa hình 4.26 Hình 4.26 Thiết kế layout khối comparator Trong trình thiết kế, transistor đặt cho PMOS phía NMOS phía thiết kế Theo transistor điện áp VDD đặt phía VSS đặt phía Khi ta dễ dàng ghép nối khối comparator lại với vấn đề cung cấp power, đưa điện áp xuống đế PMOS (bằng p tab) NMOS (bằng n tab) c Thiết kế MUX Để thiết kế mux21, mux 41, mux 81, thiết kế dần từ khối nhỏ mux21 Sau mux41 mux81 xây dựng từ mux21 Áp dụng nguyên tắc xếp thiết kế khối comparator vào thiết kế khối mux21, ta sơ đồ thiết kế khối mux21 hình sau Hình 4.27 Sơ đồ layout khối mux21 65 Nghiên cứu thiết kế IC chuyển mạch ADC 4.2.3 Ghép nối subcell thành ADC Sau thiết kế xong khối bản, ta tiến hành ghép nối thành khối ADC hoàn chỉnh Nguyên tắc xếp phải đảm bảo dây nối khối tối ưu ngắn nhất, tổng diện tích layout bé khả kết nối tín hiệu, power cho mạch Ta có sơ đồ thiết kế khối ADC hồn chỉnh minh họa hình 4.28 Hình 4.28 Sơ đồ layout khối ADC 66 Nghiên cứu thiết kế IC chuyển mạch ADC 67 Nghiên cứu thiết kế IC chuyển mạch ADC KẾT LUẬN Bộ chuyển đổi tín hiệu tương tự - số tốc độ cao tiêu thu công suất cực thấp (flash ADC) ứng dụng hệ thống truyền dẫn tín hiệu phân tích, thiết kế mơ phần mềm Cadence Căn vào yêu cầu tốc độ, công suất tiêu thụ, dải tần, chuyển đổi tín hiệu tương tự số đạt số yêu cầu tiêu thụ công suất cực thấp tốc độ cao Tuy nhiên độ rộng dải tần cịn bị hạn chế, bên cạnh độ tuyến tính mạch chưa tốt thể thông qua việc ảnh hưởng lớn nhiễu mà hài Cấu trúc SAR ADC dạng nối tiếp thực so sánh với cấu trúc truyền thống tham số công suất tiêu thụ, độ xác, ENOB, SFDR, SNR Với cấu trúc bit flash ADC dạng nối tiếp đạt công suất tiêu thụ thấp 0.23mW tham số tĩnh mạch INL, DNL tốt nhiên dải tần tham số động ENOB, SFDR, SNR thấp Các kết luận văn tổng hợp bảng 4.8 Kết thiết kế số hạn chế tập trung chủ yếu khối comparator độ trễ cịn lớn băng thơng nhỏ Vì lượng tiêu thụ khối comparator cịn thấp nên tập trung vào tối ưu độ trễ, nâng mức lượng sử dụng để đạt hiệu cao 68 Nghiên cứu thiết kế IC chuyển mạch ADC Bảng 4.8 so sánh hai cấu trúc bit flash ADC dạng nối tiếp (Series Flash ADC) bit flash ADC truyền thống (Coventional Flash ADC) Thông số Series Flash (pipeline) Coventional Flash ADC ADC Công nghệ 0.13 um 0.13 um Nguồn cung cấp 1.2V 1.8V Công suất tiêu thụ 0.23 mW 26mW Số bit – Bits – Bits Giới hạn điện áp vào (Vref) 0.6 V (1LSB = 37.5mV) 0.6 V (1LSB = 37.5 mV) Tốc độ 2GS/s 4GS/s DNL/INL(LSB) max 0.65/0.408 LSB 0.165 /0.231 LSB ENOB SFDR (dB) 2.579@ 10M 3.4815@ 10M 2.0801@ 50M 2.9248@ 50M 1.78@100M 2.515@300M 31.71 @10M 34.9@ 10M 23.91 @ 50M 30.87@ 50M 20.62 @100M SNR (dB) 22.69@300M 18.14 @10M 23.53@ 10M 18.05 @50M 21.26@ 50M 21.83 @100M 22.08@300M 69 Nghiên cứu thiết kế IC chuyển mạch ADC 70 Nghiên cứu thiết kế IC chuyển mạch ADC TÀI LIỆU THAM KHẢO [1] Rudy J van de Plassche, CMOS Intergrated Analog to Digital and Digital to Analog Converters, 2nd Edition [2] Sachin Gupta and Akshay Phatak, ADC guide [3] Atmel, Atmel AVR127: Understanding ADC parameters [4] Boris Murmann Stanford University, EE315B VLSI Data Conversion Circuits [5] Walt Kester, Understand SINAD, ENOB, SNR, THD, THD + N, and SFDR so You Don't Get Lost in the Noise Floor [6] http://www.maximintegrated.com/app-notes/index.mvp/id/810 Truy nhập cuối ngày 18/3/2013 [7] Manish Goswami, Dharmendra Mani Varma, Saloni, B R Singh , “Reduced comparator high speed low power ADC using 90 nm CMOS technology” Indian Institute of Information Technology,Springer Science+Business Media, August 2012 [8] http://www.maximintegrated.com/app-notes/index.mvp/id/1080 Truy nhập cuối ngày 18/3/2013 [9] Prashanth Busa, Understanding Design and Operation of Successive Approximation Register (SAR) ADC [10] Dharmendra Mani Varma, “Reduced Comparator Low power Flash ADC using 35nm CMOS” IEEE 2011 [11] Ahmad Shar “DESIGN OF A HIGH-SPEED CMOS COMPARATOR” Master Thesis in Electronics System at Linköping Institute of Technology [12] Arunkumar P Chavan, Rekha G, P Narashimaraja “Design of a 1.5-V, 4-bit Flash ADC using 90nm Technology” International Journal of Engineering and Advanced Technology (IJEAT) ISSN: 2249 – 8958, Volume2, Issue-2, December 2012 [13] Samad Sheikhaei, Shahriar Mirabbasi, and Andre Ivanov “A 4-Bit 5GS/s Flash A/D Converter in 0.18µm CMOS”, Circuits and Systems, 2005 ISCAS 2005 IEEE International Symposium on [14]ZHANG Wei, ZHANG Liang,ZHANG Xu,MA Xuepoand LIU Yanyan, “An Improved Current Mode Logic Latch”,Chinese Journalof Electronics2013 71 ... Dynamic Range.[5] 2.3 Các kiến trúc ADC 19 Nghiên cứu thiết kế IC chuyển mạch ADC Khối chuyển đổi ADC có nhiều loại cấu trúc với ưu nhược điểm khác ứng dụng loại khác Các cấu trúc thường nghiên cứu. .. Hoạt động ADC. [2] 10 Nghiên cứu thiết kế IC chuyển mạch ADC Ví dụ thể hoạt động ADC lý tưởng Với ADC lý tưởng có đáp ứng tuyến tính với khoảng tín hiệu đầu vào Khoảng tín hiệu đầu vào xem khoảng... thu GPS thành phần quan trọng thu RF Ở luận văn này, tập trung thiết kế chuyển đổi ADC cho thu RF Nghiên cứu thiết kế IC chuyển mạch ADC 1.2 Bộ thu RF (RF receiver) Hình 1.2 sơ đồ khối hệ thống