Thiết kế dsp processor tms320c25 trên fpga

ðại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ðẠI HỌC BÁCH KHOA - NGUYỄN XUÂN NAM THIẾT KẾ DSP PROCESSOR TMS320C25 TRÊN FPGA Chuyên ngành: KỸ THUẬT ðIỆN TỬ LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, tháng 07 năm 2009 ðại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ðẠI HỌC BÁCH KHOA - NGUYỄN XUÂN NAM THIẾT KẾ DSP PROCESSOR TMS320C25 TRÊN FPGA Chuyên ngành : KỸ THUẬT ðIỆN TỬ LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, tháng 07 năm 2009 CƠNG TRÌNH ðƯỢC HỒN THÀNH TẠI TRƯỜNG ðẠI HỌC BÁCH KHOA ðẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH Cán hướng dẫn khoa học: ThS HỒ TRUNG MỸ, TS HÀ HOÀNG KHA (Ghi rõ họ tên, học hàm, học vị chữ ký) Cán chấm nhận xét 1: (Ghi rõ họ tên, học hàm, học vị chữ ký) Cán chấm nhận xét 2: (Ghi rõ họ tên, học hàm, học vị chữ ký) Luận văn thạc sĩ ñược bảo vệ HỘI ðỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ðẠI HỌC BÁCH KHOA, NGÀY THÁNG NĂM ðẠI HỌC QUỐC GIA TP HCM TRƯỜNG ðẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM ðộc Lập - Tự Do - Hạnh Phúc -oOo - Tp HCM, ngày tháng năm 2009 NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên : NGUYỄN XUÂN NAM Ngày, tháng, năm sinh : 25/03/1980 Chuyên ngành : KỸ THUẬT ðIỆN TỬ Mã số ngành : 605270 MSHV : 0140 7347 Khố : 2007 Giới tính: Nam Nơi sinh: Ninh Bình 1- TÊN ðỀ TÀI: Thiết kế DSP processor TMS320C25 FPGA 2- NHIỆM VỤ LUẬN VĂN: • Tìm hiểu sở lý thuyết phương pháp lập trình ngơn ngữ VHDL • Ứng dụng ngơn ngữ VHDL để thiết kế DSP processor • Mơ ñánh giá việc thực thi DSP processor phần mềm Quartus II 7.0 Wed Edition sau thực kit DE2 3- NGÀY GIAO NHIỆM VỤ : 4- NGÀY HOÀN THÀNH NHIỆM VỤ : 03.07.2009 5- HỌ VÀ TÊN CÁN BỘ HƯỚNG DẪN : ThS HỒ TRUNG MỸ, TS HÀ HỒNG KHA Nội dung đề cương Luận văn thạc sĩ ñã ñược Hội ðồng Chuyên Ngành thông qua CÁN BỘ HƯỚNG DẪN (Họ tên chữ ký) CHỦ NHIỆM BỘ MÔN QUẢN LÝ CHUYÊN NGÀNH (Họ tên chữ ký) LỜI CẢM ƠN ðề tài luận văn hồn thành với hướng dẫn giúp ñỡ tận tình thầy hướng dẫn trực tiếp Hồ Trung Mỹ, thầy Hà Hoàng Kha Xin gửi lời cảm ơn chân thành ñến thầy Xin ñược gửi lời cảm ơn chân thành đến thầy giáo trường ðại Học Bách Khoa Tp Hồ Chí Minh thầy giáo thuộc lĩnh vực khác, cung cấp nhiều kiến thức tạo ñiều kiện thuận lợi cho em hồn thành khóa học Xin chân thành cảm ơn bạn học viên cao học khóa 2007 ngành Kỹ Thuật ðiện Tử trường ðại Học Bách Khoa Tp.Hồ Chí Minh nhiệt tình giúp đỡ trao dồi kiến thức trình học tập Cuối xin ñược gửi lời cảm ơn ñến gia ñình, bạn bè ñã tạo ñiều kiện thuận lợi giúp ñỡ vật chất lẫn tinh thần trình học tập thực luận văn Tp Hồ Chí Minh, ngày 03 tháng 07 năm 2009 Nguyễn Xuân Nam Tóm Tắt Luận Văn TĨM TẮT LUẬN VĂN Tìm hiểu cơng nghệ FPGA Tìm hiểu sở lý thuyết phương pháp lập trình ngơn ngữ VHDL Sử dụng ngơn ngữ VHDL để thiết DSP processor dựa cấu trúc DSP TMS320C25 hãng Texas Instruments : Thiết kế hai khối : đường liệu (datapath), ñiều khiển (control) Thiết kế khối nhớ : RAM, ROM Thiết kế khối ghi Thiết kế khối tạo ngắt Thiết kế khối Timer Chức DSP sau ñược thiết kế : ngắt (INT0,INT1), ngắt (Timer, TRAP), thực chương trình con, tập lệnh định hướng cho lĩnh vực xử lý số tín hiệu Mơ timing khối thiết kế phần mềm Quartus II 7.0 wed Edition Thực mơ chương trình ví dụ, chương trình thực lọc FIR, chương trình thực lọc IIR Mục Lục MỤC LỤC CHƯƠNG GIỚI THIỆU LUẬN VĂN 1.1 GIỚI THIỆU CÁC TÍNH CHẤT ðẶC BIỆT CỦA DSP 1.1.1 Các nhân nhanh (Fast Multipliers) 1.1.2 Nhiều ñơn vị thực thi (multiple execution units) 1.1.3 Truy cập nhớ hiệu (efficient memory access) 1.1.4 ðịnh dạng liệu ( format data) 1.1.5 Tổ chức hợp lý I/O 1.1.6 Tập lệnh ñặc biệt 1.2 CÁC CẤU TRÚC CỦA DSP 1.2.1 Cấu trúc xử lý DSP truyền thống 1.2.2 Các xử lý DSP cải tiến ( xem hình 1.2) 1.2.3 Nhiều cấu trúc DSP ñược ñời 1.2.3.1 VLIW (hình 1.3) 1.2.3.2 SIMD (Single Instruction Multiple Data) 1.2.3.3 MIMD (Mutiple Instruction Multiple Data) 1.2.4 Xu hướng tương lai 1.3 ỨNG DỤNG CỦA DSP 1.4 CÔNG VIỆC LIÊN QUAN ðẾN LUẬN VĂN 1.5 TỔ CHỨC LUẬN VĂN CHƯƠNG CÔNG NGHỆ FPGA 2.1 GIỚI THIỆU FPGA 2.1.1 Sự phát triển thiết bị lập trình 2.1.2 FPGA 11 Mục Lục 2.1.2.1 Các logic block 12 2.1.2.2 Các nguồn kết nối 13 2.1.3 Ứng dụng FPGA 13 2.1.4 Q trình cài đặt 15 2.2 CÁC LOẠI FPGA 16 2.2.1 Các cơng nghệ lập trình chip 16 2.2.1.1 Cộng nghệ lập trình dùng RAM tĩnh 17 2.2.1.2 Cơng nghệ lập trình dùng cầu chì nghịch (anti-fuse) 19 2.2.1.3 Cơng nghệ lập trình dùng EPROM EEPROM 20 2.2.1.4 Tóm tắt cơng nghệ lập trình chip 22 2.2.2 Các loại FPGA thị trường 23 CHƯƠNG NGÔN NGỮ MÔ TẢ PHẦN CỨNG VHDL 24 3.1 GIỚI THIỆU VHDL 24 3.2 THIẾT KẾ VHDL 26 3.3 THƯ VIỆN 27 3.4 PACKAGE 28 3.5 ENTITY 29 3.6 ACHITECTURE 29 3.7 CONFIGURATION 31 3.8 CÁC ðẶC TÍNH CỦA VHDL 31 3.9 ðỐI TƯỢNG DỮ LIỆU VÀ QUÁ TRÌNH 33 3.9.1 Tín hiệu 34 3.9.2 Biến 34 3.9.3 Hằng số 35 3.9.4 Quá trình câu lệnh trình 35 Mục Lục 3.9.5 Câu lệnh 36 3.9.5.1 Câu lệnh IF 36 3.9.5.2 Câu lệnh case 36 3.9.5.3 Câu lệnh lặp 36 3.9.5.4 Câu lệnh chờ 37 3.10 CHƯƠNG TRÌNH CON 37 CHƯƠNG TẬP LỆNH CỦA DSP TMS320C25 38 4.1 CHẾ ðỘ ðỊNH ðỊA CHỈ BỘ NHỚ 38 4.1.1 Chế ñộ ñịa trực tiếp 38 4.1.2 Chế ñộ ñịa gián tiếp 39 4.1.3 Chế ñộ ñịa tức thời 41 4.2 TẬP LỆNH CỦA TMS320C25 42 4.2.1 Nhóm lệnh tham chiếu ghi 43 4.2.1.1 ABS, lệnh trị tuyệt ñối ghi ACC 43 4.2.1.2 ADD, cộng ghi ACC với nội dung nhớ liệu ñược dịch 44 4.2.1.3 AND, lệnh and nội dung nhớ liệu với ghi ACC 45 4.2.1.4 CMPL, lệnh lấy bù ghi ACC 46 4.2.1.5 LAC, nạp ghi ACC với nội dung nhớ liệu ñược dịch 46 4.2.1.6 LACK, nạp ACC số bit 47 4.2.1.7 OR, lệnh or nội dung nhớ liệu với ghi ACC 48 4.2.1.8 SACH, lưu trữ 16 bit cao ghi ACC 49 4.2.1.9 SACL, lưu trữ 16 bit thấp ghi ACC 50 4.2.1.10 SUB, trừ ghi ACC với nội dung nhớ liệu ñược dịch 51 4.2.1.11 ZALH, nạp 16 bit cao ghi ACC 51 4.2.1.12 ZALS, nạp 16 bit thấp ghi ACC 52 Mục Lục 4.2.2 Nhóm lệnh ghi phụ pointer trang liệu 53 4.2.2.1 LAR, lệnh nạp ghi phụ 53 4.2.2.2 LARK, lệnh nạp ghi phụ số 54 4.2.3 Nhóm lệnh ghi T, P nhân 54 4.2.3.1 APAC, lệnh cộng nội dung ghi ACC với P 54 4.2.3.2 LT, lệnh nạp ghi T 55 4.2.3.3 LTA, lệnh nạp ghi T tích lũy kết nhân trước 56 4.2.3.4 LTD, nạp ghi T, tích lũy kết nhân trước chuyển liệu 57 4.2.3.5 LTP, lệnh nạp ghi T, lưu trữ ghi P vào ACC 58 4.2.3.6 LTS, lệnh nạp ghi T trừ kết nhân trước 59 4.2.3.7 MPY, lệnh nhân, nhân với T, lưu trữ kết vào P 60 4.2.3.8 MPYA, lệnh nhân tích lũy kết nhân trước 61 4.2.3.9 MPYK, lệnh nhân tức thời 62 4.2.3.10 MPYS, lệnh nhân trừ kết trước 63 4.2.3.11 PAC, lệnh nạp ACC nội dung P 63 4.2.4 Nhóm lệnh nhảy gọi chương trình 64 4.2.4.1 B, lệnh nhảy khơng điều kiện 64 4.2.4.2 BGEZ, lệnh nhảy ACC lớn không 65 4.2.4.3 BGZ, lệnh nhảy ACC lớn không 65 4.2.4.4 BLEZ, lệnh nhảy ACC nhỏ không 66 4.2.4.5 BLZ, lệnh nhảy ACC nhỏ không 66 4.2.4.6 BNZ, lệnh nhảy ACC khác không 67 4.2.4.7 BZ, lệnh nhảy ACC không 67 4.2.4.8 CALL, lệnh gọi chương trình 68 4.2.4.9 RET, lệnh trở từ chương trình 68 4.2.4.10 TRAP, lệnh ngắt ñược ñịnh nghĩa phần mềm 69 Ứng Dụng Và Hướng Phát Triển ðề Tài Hình 6.6 Kết mơ thực ngắt Timer (TINT) Hình 6.7 Kết mô thực ngắt TRAP 6.1.2 Bộ lọc FIR Bộ lọc nhân FIR bậc M có ñáp ứng xung h(n), n=0,1,2… M, ñối với dạng trực tiếp dùng công thức y(n)=∑h(m)x(n-m) Ứng dụng với h=[ h0,h1]=[ 1,2 ], x=[ x0,x1]=[ 1,1 ] y=[y0, y1, y2] = [ h0*x0, h0*x1+h1*x0, h1*x1]=[1,3,2] Lưu ñồ giải thuật cho lọc FIR : 99 Ứng Dụng Và Hướng Phát Triển ðề Tài Bắt đầu Nạp RAM giá trị h0,h1,x0,x1 Tính y0, y1, y2 Lưu trữ kết vào RAM Xuất kết từ RAM Hinh 6.8 Lưu ñồ giải thuật cho lọc FIR Kết mô timing sau : Giả sử mẫu x0, x1 ñược xử lý ñặt ñịa 36, 37 RAM, hệ số h0, h1 ñặt ñịa 32, 33 RAM 100 Ứng Dụng Và Hướng Phát Triển ðề Tài Hình 6.9 Kết mơ q trình tính y0 ( register_acc_out = 1) Hình 6.10 Kết mơ q trình tính y1 ( register_acc_out = 3) 101 Ứng Dụng Và Hướng Phát Triển ðề Tài Hình 6.11 Kết mơ q trình tính y2 ( register_acc_out = 2) Hình 6.12 Kết xuất y0, y1, y2 (xem D0_D15_out) Mã lệnh cho lọc FIR : reset "1111111110011011", "0000000000001010", INT0 "1111111110011011", "0000000000000000", INT1 "1111111110011011", "0000000000000000", TINT "1111111110011011", 0, B position 10 2, B position 4, B position 6, B 102 Ứng Dụng Và Hướng Phát Triển ðề Tài "0000000000000000", TRAP "1111111110011011", "0000000000000000", main program "0101001100100000", "0000000000000001", "0101001100100001", "0000000000000010", "0101001100100100", "0000000000000001", "0101001100100101", "0000000000000001", "0011110000100000", "0011100000100100", "1100111000010101", "0110000000000110", 7, position 10, LRAM, 11, value 12, LRAM, 13, value 14, LRAM, 15, value 16, LRAM, 17, value ; at 32, h0 18, LT, h0 19, MPY, x0 20, APAC 21, SACL, ACCL "1100101000000000", "0011100000100101", "1100111000010101", "0011110000100001", "0011100000100100", "1100111000010101", 22, LACK ACC,0 23, MPY, x1 24, APAC 25, LT, h1 26, MPY, x0 27, APAC ; T=h0 ; P=h0*x0 ; ACC+p=>ACC, ACC=h0*x0 ; save low ACC into ram at address 6, y0 ; ACC=0 ; P=h0*x1 ; ACC+p=>ACC, ACC=h0*x1 ; T=h1 ; P=h1*x0 ; ACC+P=>ACC, ACC=h1*x0+h0*x1 ; save low ACC into ram at address 7, y1 ; ACC=0 ; P=h1*x1 ; ACC+P=>ACC, ACC=h1*x1 ; save low ACC into ram at address 8, y2 ; content of ram at address is sent out ; content of ram at address is sent out ; content of ram at address is sent out 8, B 9, position "0110000000000111", 28, SACL, ACCL "1100101000000000", "0011100000100101", "1100111000010101", "0110000000001000", 29, LACK ACC,0 30, MPY, x1 31, APAC 32, SACL, ACCL "1110000000000110", "1110000000000111", "1110000000001000", "0101010100000000" 33, OUTDATA 34, OUTDATA 35, OUTDATA 36, NOP ; at 33, h1 ; at 36, x0 ; at 37, x1 103 Ứng Dụng Và Hướng Phát Triển ðề Tài 6.1.3 Bộ lọc IIR Phương trình sai phân vào lọc : y(n)=a1 y(n-1)+a2 y(n-2)+…+ aMy(n-M) + b0x(n)+ b1x(n-1)+…+ bLx(n-L) Chương trình thực lọc IIR bậc dạng : y(n)=a1y(n-1)+a2y(n-2)+ b0x(n) Bắt ñầu Nạp RAM giá trị ñầu Chế ñộ ngắt INTM=1 INTM=0 TINT IFR[2]=0 IFR[2]=1 IMR[2]=1 Thực chương trình ngắt TINT Hình 6.13 Lưu đồ giải thuật cho lọc IIR Chương trình phục vụ ngắt, xử lý giống lấy mẫu từ cổng nhập, gọi chương trình để thực tổng tích Timer ngắt sau 2µs Hằng số a1=-3; a2=2, b0=1 ñược nạp vào RAM vị trí 32, 34, 36 y(n), y(n-1) ghi vào vị trí 40, 41 RAM sau lần tính Bộ lọc nhân nên y(-1)=0, ban đầu x(0)=0 Kết mơ Timing cho q trình xử lý mẫu x=[0,2,-1,8], kết y=[0,2,-7,33] 104 Ứng Dụng Và Hướng Phát Triển ðề Tài Hình 6.14 Lấy mẫu x(1)=2 ( xem D0_D15=2 ) Hình 6.15 Quá trình xử lý y(1)=2 ( xem register_acc_output=2 ) 105 Ứng Dụng Và Hướng Phát Triển ðề Tài Hình 6.16 Xuất y(1)=2, y(0)=0 (xem D0_D15_out ) Hình 6.17 Lấy mẫu x(2)=-1 ( xem D0_D15=-1) 106 Ứng Dụng Và Hướng Phát Triển ðề Tài Hình 6.18 Quá trình xử lý y(2)=-7 ( xem register_acc_output=-7 ) Hình 6.19 Xuất y(2)=-7, y(1)=2 (xem D0_D15_out ) 107 Ứng Dụng Và Hướng Phát Triển ðề Tài Hình 6.20 Lấy mẫu x(3)=8 ( xem D0_D15=8) Hình 6.21 Quá trình xử lý y(3)=33 ( xem register_acc_output=33 ) 108 Ứng Dụng Và Hướng Phát Triển ðề Tài Hình 6.22 Xuất y(3)=33, y(2)=-7 (xem D0_D15_out ) Mã lệnh cho lọc IIR : "1111111110011011", "0000000000001010", INT0 "1111111110011011", "0000000000000000", INT1 "1111111110011011", "0000000000000000", TINT "1111111110011011", "0000000000011001", TRAP "1111111110011011", "0000000000000000", main program "0101001100100000", "1111111111111101", "0101001100100010", "0000000000000010", "0101001100100100", "0000000000000001", 0, B position 10 2, B position 4, B position 6, B 7, position 25 8, B 9, position 10, LRAM, -3 11, value -3 12, LRAM, 13, value 14, LRAM, 15, value ; at 32, a1 ; at 34, a2 ; at 36, b0 109 Ứng Dụng Và Hướng Phát Triển ðề Tài "0101001100100110", "0000000000000000", "0101001100101000", "0000000000000000", "0101001100101001", "0000000000000000", -"1100111000000000", stand by "1111111110011011", "0000000000010111", - interrupt TINT "1000000000100110", "1111111010000000", "0000000000100110", "1111111010000000", "0000000000101001", "1111111010000000", "0000000000101101", "0110000000101000", "1100101000000000", "1110000000101000", "1110000000101001", "1100111000000000", "1100111000100110", subrountine process "0011110000100100", "0011100000100110", "1100111000100110", subrountine process "1100000000101001", "0011111100101001", "0011100000100010", "1100111000100110", subrountine process "1100000000101000", "0011111100101000", 16, LRAM, 17, value 18, LRAM, 19, value 20, LRAM, 21, value 22, EINT ; at 38, x(n) ; at 40, y(n) ; at 41, y(n-1) ; enable interrupt 23, B 24 position 23 25, INDATA ; xn in 38 26, call subrountine bo*x(n) 27, position 38 28, call subrountine a2*y(n-1) 29, position 41 30, call subrountine a1*y(n) 31, position 45 32, SACL, ACCL ; save low ACC at address 40, yn 33, LACK ACC,0 ; ACC=0 34, OUTDATA ; y(n) 35, OUTDATA ; y(n-1) 36, EINT ; enable interrupt 37, RET , bo*x(n) 38, LT, bo ; T=b0 39, MPY, xn ; P=b0*xn 40, RET , a2*y(n-1) 41, LARK, AR0=41, 42, LTD, y(n-1) ; T= y(n-1), y(n-1)=>42; ACC=ACC+bo*xn 43, MPY, a2 ; P=a2*y(n-1) 44, RET , a1*y(n) 45, LARK, AR0=40 46, LTD, y(n) ; T= y(n), y(n)=>41; ACC=a2*y(n-1)+bo*xn 110 Ứng Dụng Và Hướng Phát Triển ðề Tài "0011100000100000", 47, MPY, a1 ; P=a1*y(n) "1100111000010101", 48, APAC ; ACC+P=>ACC, ACC=a1*y(n)+ a2*y(n-1)+bo*xn "1100111000100110" 49, RET 6.2 HƯỚNG PHÁT TRIỂN ðỀ TÀI Kết thu ñược : thiết kế thành cơng mơ hình xử lý đường ống giống với DSP TMS320C25, thiết kế tổng hợp mô ñược hầu hết lệnh sử dụng cho lĩnh vực xử lý số tín hiệu Ứng dụng cho lọc FIR, IIR, Adaptive Kết kiểm tra lệnh thực thi thành công kit DE2 Với thời gian thực hạn chế, nên đề tài khơng thể thực tất tính DSP TMS320C25 Do hướng phát triển ñề tài bổ sung thêm lệnh cịn thiếu Ngồi ra, cịn xây dựng thêm khối ñể cho phép lõi DSP giao tiếp với hệ thống bus ngoại vi bên Một giao tiếp với bus ngoại vi bên ngồi, ta xây dựng nhiều ứng dụng phức tạp mang tính thực tế 111 Tài Liệu Tham Khảo TÀI LIỆU THAM KHẢO [1] Altera, DE2 Development and Education Board, User Manual, 2006 [2] Keshab K Parhi (University of Minnesota), VLSI Signal Processing Systems Design and Implementation A Wiley Interscience Publication, 1999 [3] Lê Tiến Thường, Xử Lý Số Tín Hiệu Wavelets Nhà Xuất Bản ðại Học Quốc Gia TP HCM, 2004 [4] Nguyễn Quốc Tuấn, Ngôn Ngữ VHDL ðể Thiết Kế Vi Mạch Nhà Xuất Bản ðại Học Quốc Gia TP HCM, 2006 [5] Peter J Ashenden, Dept Computer Science University of Adelaide South Australia, The VHDL Cookbook, First Edition July 1990 [6] Peter Wilson, Design Recipes for FPGAs, 2007 [7] Richard Munden, ASIC AND FPGA VERIFICATION : A GUIDE TO COMPONENT MODELING Morgan Kaufmann Publishers, 2005 [8] S Ramachandran, Indian Institute of Technology Madras, India Digital VLSI Systems Design, A Design Manual for Implementation of Projects on FPGAs and ASICs Using Verilog Published by Springer, 2007 [9] TEXAS INSTRUMENTS,TMS320 SECOND-GENERATION DIGITAL SIGNAL PROCESSORS, 1990 [10] TEXAS INSTRUMENTS,TMS320C2x User’s Guide, January 1993 [11] TEXAS INSTRUMENTS,TMS320C1x User’s Guide, July 1991 [12] Tống Văn On, Nguyên Lý Mạch Tích Hợp Tập : Asic Lập Trình ðược, Nhà Xuất thống kê [13] Tống Văn On, Nguyên lý mạch tích hợp, Nhà Xuất Bản ðại Học Quốc Gia TP HCM, 2006 [14] Tutorial : Stephen Brown and Jonathan Rose, Department of Electrical and Computer Engineering, University of Toronto 136 Lý Lịch Khoa Học LÝ LỊCH KHOA HỌC Họ tên : Nguyễn Xuân Nam Ngày sinh : 25/03/1980 Nơi sinh : Ninh Bình MSHV : 0140 7347 Phone : 0907 513 949 Email : xnamnguyen@gmail.com Q trình đào tạo: ðại học : Chế độ : Chính Quy Thời gian : Từ 1999 ñến 2005 Nơi học : Trường ðại học Bách Khoa TP Hồ Chí Minh Ngành học : ðiện- ðiện tử Sau ñại học: Chế ñộ : Chính Quy Thời gian : Từ 2007 đến 2009 Nơi học : Trường ðại học Bách Khoa TP Hồ Chí Minh Ngành học : Kỹ Thuật ðiện tử Quá trình cơng tác: Từ 2005 đến 2007 làm việc Cty Nhiệt ðiện Phú Mỹ, Bà Rịa, Vũng Tàu Từ 2007 ñến : Học viên cao học, Trường ðại Học Bách Khoa TP Hồ Chí Minh 286, Lý Thường Kiệt, Q.10, TP.HCM 137 ... mở mơi trường lĩnh vực thiết kế hệ thống số Tiến trình thiết kế thực theo bước : lập trình ý tưởng thiết kế, thiết kế hành vi, thiết kế dòng liệu, thiết kế luận lý, thiết kế vật lý chế tạo mạch... đường liệu (datapath), điều khiển (control) Thiết kế khối nhớ : RAM, ROM Thiết kế khối ghi Thiết kế khối tạo ngắt Thiết kế khối Timer Chức DSP sau thiết kế : ngắt ngồi (INT0,INT1), ngắt (Timer,... 1- TÊN ðỀ TÀI: Thiết kế DSP processor TMS320C25 FPGA 2- NHIỆM VỤ LUẬN VĂN: • Tìm hiểu sở lý thuyết phương pháp lập trình ngơn ngữ VHDL • Ứng dụng ngơn ngữ VHDL để thiết kế DSP processor • Mơ