Áp dụng information theoretic learning trong xử lý tín hiệu đa mode (multimodal signal processing)

Đại học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ĐẠI HỌC BÁCH KHOA BÙI QUANG HUY ÁP DỤNG INFORMATION THEORETIC LEARNING TRONG XỬ LÝ TÍN HIỆU ĐA MODE (MULTIMODAL SIGNAL PROCESSING) Chuyên ngành: Kỹ thuật điện tử LUẬN VĂN THẠC SĨ TP Hồ Chí Minh, tháng năm 2008 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH Cán hướng dẫn khoa học : PGS TS Lê Tiến Thường (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét : (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét : (Ghi rõ họ, tên, học hàm, học vị chữ ký) Luận văn thạc sĩ bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày tháng năm ĐẠI HỌC QUỐC GIA TP HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HOÀ XÃ HỘI CHỦ NGHIÃ VIỆT NAM Độc Lập - Tự Do - Hạnh Phúc -oOo Tp HCM, ngày tháng năm NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: BÙI QUANG HUY Giới tính : Nam Ngày, tháng, năm sinh : 16 – 07 – 1982 Nơi sinh : TP Hồ Chí Minh Chun ngành : Kỹ thuật điện tử Khố (Năm trúng tuyển) : 2006 1- TÊN ĐỀ TÀI: Ứng dụng Information Theoretic Learning Xử lý tín hiệu đa mode 2- NHIỆM VỤ LUẬN VĂN: 3- NGÀY GIAO NHIỆM VỤ : 28 – – 2007 4- NGÀY HOÀN THÀNH NHIỆM VỤ : 30 – – 2008 5- HỌ VÀ TÊN CÁN BỘ HƯỚNG DẪN: PGS TS Lê Tiến Thường Nội dung đề cương Luận văn thạc sĩ Hội Đồng Chuyên Ngành thông qua CÁN BỘ HƯỚNG DẪN (Họ tên chữ ký) CHỦ NHIỆM BỘ MÔN QUẢN LÝ CHUYÊN NGÀNH (Họ tên chữ ký) LỜI CẢM ƠN Mở đầu luận văn này, em xin gửi lời cảm ơn sâu sắc đến thầy hướng dẫn, PGS TS Lê Tiến Thường Thầy tận tình hướng dẫn tạo điều kiện thiết bị, tài liệu suốt trình em thực luận văn Sự động viên hỗ trợ thầy tạo động lực cho em hoàn thành tốt luận văn Ngoài ra, em xin chân thành cảm ơn thầy cô thuộc Bộ môn Viễn Thông, khoa Điện – Điện Tử cho em điều kiện tốt trình thực luận văn Xin chân thành cảm ơn bạn bè đồng nghiệp quan tâm, giúp đỡ đóng góp ý kiến cho luận văn tốt TP Hồ Chí Minh, tháng năm 2008 Học viên thực \ Bùi Quang Huy   Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường ABSTRACT In this thesis, an information theoretic approach is presented to multimodal signal processing, and is validated with illustrative example from multimodal image registration The results include a MATLAB program and a basic design for the XUP Virtex – II Pro Development System of Xilinx The framework here is based on stochastic processes, Markov chains and error probabilities In this framework, the features of both signals of a multi-modal signal pair are simultaneously extracted based on the criteria of maximum redundancy In the implementation of image registration algorithm, I try to find the transformation that maximizes normalized entropy between the pixel intensities of two input images First the algorithm is implemented in MATLAB, then it is attempted to import on hardware in other to improve the performance This thesis is divided into seven chapters: Chapter 1: Introduction This chapter presents the motivation, the state-of-art in the domain and the scope of the thesis Chapter 2: Information Theory This chapter will review some basic concepts from Information Theory that is relevant to the framework developed in the following chapters The most important concepts are entropy and mutual information as well as Fano inequality and data processing inequality Chapter 3: Applying Information Theory in Adaptive Filtering The main idea of Information Theoretic Learning (ITL) is introduced in this chapter, with its application in adaptive filtering Here, I also introduce the concepts of information potential and information force and some entropy estimation methods Luận văn thạc sĩ HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Chapter 4: Applying ITL to Multimodal signal processing The framework is introduced in this chapter This chapter also investigates some criteria used in multimodal signal processing Chapter 5: Introduce to hardware platform In this chapter, I introduce the SoC design methodology and some Hardware description language (HDL) This chapter also covers some basic concepts about IP Core and core-based design Chapter 6: Implementation In this chapter, I will present the details on the implementation of ITL image registration algorithm Chapter 7: Conclusion and Future work This is the final chapter of this thesis, where I will evaluate and review the work done, as well as introduce some future work to be done Keywords: Multimodal signal processing, Multimodal image registration, ITL, Information Theoretic Learning Luận văn thạc sĩ HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Mục lục ABSTRACT Mục lục Mục lục hình Các chữ viết tắt Chương 1: GIỚI THIỆU 11 ðặt vấn ñề 11 Tổng quan tình hình nghiên cứu 12 2.1 Sơ lược lịch sử 12 2.2 Các nghiên cứu 14 Mục tiêu nội dung nghiên cứu 15 Chương 2: LÝ THUYẾT THÔNG TIN 17 Giới thiệu .17 Entropy 17 2.1 Entropy theo ñịnh nghĩa Shannon .17 2.2 Entropy Renyi entropy Havrda – Charvat 19 2.3 Ý nghĩa hình học entropy 21 2.4 Entropy tín hiệu Gauss 22 Lượng tin tương hỗ 23 3.1 Lượng tin tương hỗ Shannon 23 3.2 Các lượng tin tương hỗ dạng toàn phương 25 3.2.1 Lượng tin tương hỗ toàn phương khoảng cách Euclide 25 3.2.2 Lượng tin tương hỗ toàn phương Cauchy – Schwartz .26 3.3 Ý nghĩa hình học lượng tin tương hỗ 30 3.4 Lượng tin tương hỗ tín hiệu Gauss 32 Bất ñẳng thức Fano bất ñẳng thức xử lý liệu .33 4.1 Quá trình ngẫu nhiên & Xác suất lỗi .33 4.2 Bất ñẳng thức xử lý liệu (Data Processing Inequality) .35 4.3 Bất ñẳng thức Fano 36 Chương 3: ỨNG DỤNG LÝ THUYẾT THƠNG TIN TRONG LỌC THÍCH NGHI 38 Lọc thơng tin thích nghi 38 Luận văn thạc sĩ HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Information Theoretic Learning (ITL) 39 Ước lượng entropy lượng tin tương hỗ 41 3.1 Mơ tả vấn đề 42 3.2 Ước lượng plug-in 43 3.3 Ước lượng mật độ xác suất phương pháp khơng thơng số .43 3.3.1 Histogram 43 3.3.2 Các ước lượng dựa chuỗi trực giao .44 3.3.3 Phương pháp cửa sổ Parzen 45 3.3.4 Mơ hình hỗn hợp (Mixture Model) 46 Entropy dạng toàn phương thông tin 47 4.1 Thế thông tin 47 4.2 Lực thông tin (IF) .49 4.3 Tính tốn lực thông tin 49 Lượng tin tương hỗ dạng toàn phương thông tin chéo .50 5.1 Khái niệm 50 5.2 Lực thông tin chéo (Cross Information Force – CIF) 52 5.3 Giải thích lượng tin tương hỗ toàn phương (QMI) .53 Chương 4: ỨNG DỤNG ITL TRONG XỬ LÝ TÍN HIỆU ðA MODE .56 Ý nghĩa xử lý tín hiệu ña mode .56 Trích đặc trưng đơn mode dùng ITL .58 Xử lý tín hiệu đa mode ITL 60 3.1 Các q trình ngẫu nhiên đa mode 60 3.2 Từ xác suất lỗi ñến xử lý tín hiệu ña mode 62 Các hàm mục tiêu xử lý tín hiệu đa mode 64 4.1 ðộ hiệu ñặc trưng (Feature Efficiency) 64 4.2 Tỉ lệ tương quan (Correlation Ratio) .66 4.3 Maximum Likelihood 68 Chương 5: THỰC HIỆN PHẦN CỨNG 69 Các ngôn ngữ mô tả phần cứng .69 1.1 AHDL (Altera Hardware Description Language) 69 1.2 Verilog HDL 70 1.3 VHDL .70 Các cơng nghệ cài đặt ñại 70 Luận văn thạc sĩ HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường 2.1 ASIC (Application Specific Intergrated Circuit) .70 2.2 Bộ xử lý số tín hiệu DSP 71 2.3 FPGA (Field – Programmable Gate Array) .72 Thiết kế hệ thống dựa IP Core .74 Tổng quan trình thiết kế core .76 Chương 6: THỰC HIỆN .78 Khái niệm image registration 78 Phát biểu toán 79 Phân loại phương pháp dùng image registration 80 Tóm lược số phương pháp ñã sử dụng image registration 81 4.1 Các phương pháp sử dụng vật ñánh dấu 81 4.2 Các phương pháp sử dụng đặc trưng hình học 82 4.3 Các phương pháp sử dụng liệu thô .82 4.3.1 Phương pháp sử dụng bình phương cực tiểu 82 4.3.2 Phương pháp cực ñại hóa lượng tin tương hỗ 83 Ứng dụng Information theoretic learning register ảnh ña mode 83 5.1 Xem xét toán register quan điểm lựa chọn đặc tính 83 5.2 Hướng giải 84 Chương trình thực MATLAB 87 6.1 Lưu ñồ giải thuật 88 6.2 Giao diện chương trình 91 6.3 Cấu trúc chương trình 91 Thiết kế giải thuật kit FPGA Virtex – II Pro 92 7.1 Mơ hình hệ thống .92 7.2 Thiết kế core xử lý FPGA 93 Kết thực 97 Chương 7: KẾT LUẬN & HƯỚNG PHÁT TRIỂN 102 Kết luận 102 Hướng phát triển ñề tài 103 PHỤ LỤC 104 Họ FPGA Virtex – II Pro Xilinx 104 1.1 Mô tả chung 104 1.2 Kiến trúc 105 Luận văn thạc sĩ HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu ña mode THD: PGS TS Lê Tiến Thường Kit XUP Virtex – II Pro Development System 109 2.1 Virtex – II Pro FPGA .110 2.2 MGT (Multi – Gigabit Transceiver) 111 2.3 Giao diện Fast Ethernet 112 2.4 Các cổng nối tiếp 112 2.5 ðầu XSGA 112 2.6 AC97 Audio CODEC 112 2.7 Giao diện lập trình USB 112 Tài liệu tham khảo .114 Luận văn thạc sĩ HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Chương 7: KẾT LUẬN & HƯỚNG PHÁT TRIỂN Kết luận Luận văn tìm hiểu sở lý thuyết cho việc ứng dụng Information theoretic learning (ITL) vào xử lý tín hiệu đa mode ITL hướng tiếp cận xử lý tín hiệu, với mong muốn tạo xử lý thông minh gần với não người Việc xử lý khơng cịn dừng lại mức tín hiệu mà thực phần cao thông tin chứa tín hiệu Do đó, xử lý linh hoạt bền vững với tín hiệu ngõ vào, khơng cịn bị ràng buộc với tín hiệu đầu vào định Xử lý tín hiệu đa mode lĩnh vực có nhiều triển vọng tương lai Chúng ta sử dụng tín hiệu thu từ nhiều mode khác để trích thơng tin hữu ích Xử lý tín hiệu ña mode ứng dụng việc thiết kế robot thông minh gần với người, biết kết hợp nhiều giác quan (ở ñây mode tín hiệu) để tổng hợp lại thơng tin hữu ích Luận văn thực thành cơng chương trình minh họa MATLAB ñể thực việc register ảnh đa mode ITL Ngồi ra, chương trình ứng dụng kit FPGA ñang ñược thiết kế Register ảnh đa mode tốn xử lý tín hiệu đa mode Việc register ảnh đa mode ứng dụng phổ biến việc chẩn đốn hình ảnh y khoa, giúp kết hợp ảnh y tế mode khác ñể nâng cao độ xác chẩn đốn điều trị bệnh Luận văn thạc sĩ 102 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Hướng phát triển ñề tài Kết thực luận văn số hạn chế Trước hết chương trình thực MATLAB cịn chậm chưa ñược tối ưu Chương trình thực sử dụng ảnh ñầu vào ảnh xám 256 mức Do đó, chương trình cần cải tiến thêm để thực cho ảnh màu tối ưu tốc độ Ngồi ra, luận văn có đưa mục tiêu thực chương trình kit FPGA Tuy nhiên, việc thực chưa ñược hoàn thiện mà cần nhiều cải tiến Trước hết, cần cải tiến thiết kế ñể tận dụng tốt khả tính tốn song song FPGA, hướng ñến việc thực giải thuật ñược thời gian thực (Real-Time) Core xử lý cần ñược tối ưu ñể tận dụng tốt tài nguyên kit FPGA Ở ñây thực ứng dụng ITL register ảnh ña mode Trong tương lai, ñề tài ñược phát triển ñể thực ứng dụng register chuỗi video chuỗi âm thời gian thực Luận văn thạc sĩ 103 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường PHỤ LỤC Họ FPGA Virtex – II Pro Xilinx Nền tảng FPGA Virtex-II Pro phát triển sản phẩm silicon phần mềm phức tạp mặt kỹ thuật lịch sử cơng nghiệp logic lập trình Mục ñích làm cách mạng kiến trúc hệ thống từ tảng ðể ñạt mục tiêu này, kỹ sư mạch kiến trúc hệ thống tốt từ IBM, Mindspeed, Xilinx ñã phát triển tảng FPGA cao cấp Các nhóm lãnh đạo đến từ cơng ty hệ thống nhúng hàng ñầu ñã làm việc với nhóm phần mềm Xilinx để phát triển phần mềm hệ thống giải pháp IP (Intellectual Property) cho phép thực kiến trúc hệ thống Kết giải pháp tảng FPGA có khả thực hiệc thiết kế system – on – a – chip hiệu cao, với linh hoạt chi phí phát triển thấp logic lập trình Họ Virtex – II Pro đánh dấu thay đổi mơ hình từ logic lập trình thành hệ thống lập trình được, với tác động sâu sắc từ kiến trúc hệ thống ñại ứng dụng mạng, hệ thống nhúng sâu hệ thống xử lý số tín hiệu [28] 1.1 Mô tả chung Họ Virtex-II Pro chứa tảng FPGA cho thiết kế dựa IP core module tùy biến Họ tích hợp truyền nhận tốc ñộ lên ñến gigabit block PowerPC CPU kiến trúc FPGA Virtex-II Pro series Nó cho phép giải pháp hồn chỉnh cho truyền thông, không dây, mạng, video ứng dụng DSP Cơng nghệ CMOS lớp 0.13µm hàng đầu kiến trúc Virtex-II Pro ñược tối ưu cho thiết kế hiệu cao với khoảng rộng mật ñộ Kết hợp với ña dạng ñặc tính linh hoạt IP core, họ Virtex-II Pro cải thiện khả thiết kế logic lập trình ñược thay mask-programmed gate array [26] Luận văn thạc sĩ 104 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode 1.2 THD: PGS TS Lê Tiến Thường Kiến trúc Hình 40 Kiến trúc tổng quát Virtex – II Pro Tổng quan array Các thiết bị Virtex-II Pro mảng lập trình người dùng với nhiều thành phần khác cấu hình khối nhúng ñược tối ưu cho thiết kế mật ñộ cao hiệu cao Các thiết bị Virtex-II Pro thực chức sau [26]: Các truyền nhận nối tiếp nhúng tốc ñộ cao, cho phép tốc ñộ bit ñạt tới 3.125Gb/s kênh (RocketIO) Các khối xử lý nhúng IBM PowerPC 405 dựa kiến trúc RISC cho phép hiệu ñạt ñến 400 MHz Các khối SelectIO-Ultra cung cấp giao diện chân logic cấu hình bên Các chuẩn I/O phổ biến ñược hỗ trợ IOB lập trình Các khối logic cấu hình (CLB) cung cấp phần tử chức cho logic tổ hợp tuần tự, bao gồm phần tử nhớ Các module nhớ SelectRAM+ cung cấp phần tử nhớ True Dual-Port RAM lớn ñến 18Kb Các khối nhân nhúng khối nhân chuyên dụng 18-bit × 18-bit Các khối quản lý clock số (DCM) cung cấp giải pháp hoàn toàn số, tự ñiều chỉnh cho bù trễ phân phối xung clock, nhân chia clock, dịch pha clock thô tinh Luận văn thạc sĩ 105 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Một hệ routing lập trình (được gọi Active Interconnect Technology) kết nối tất thành phần Ma trận routing chung (GRM) mảng chuyển mạch Mỗi phần tử lập trình được liên kết với ma trận chuyển mạch, cho phép nhiều kết nối ñến ma trận routing chung Các kết nối lập trình tồn cục có thứ bậc hỗ trợ thiết kế tốc ñộ cao Tất phần tử lập trình được, bao gồm routing, điều khiển giá trị ñược lưu cell nhớ tĩnh Các giá trị ñược nạp vào cell nhớ trình cấu hình nạp lại để thay ñổi chức phần tử nhớ RocketIO MGT Core Các transceiver RocketIO MGT core transcever nhúng linh hoạt chuyển ñổi nối tiếp song song ngược lại, sử dụng cho kết nối băng thơng cao bus, backplane hệ thống Bảng sau cho thấy giao thức hỗ trợ MGT [26] Bảng Các giao thức hỗ trợ transceiver RocketIO Mode Số kênh (1 channel = transceiver) Tốc ñộ bit I/O (Gb/s) Cáp quang Gigabit Ethernet 10Gbit Ethernet Infiniband Aurora Custom protocol 1, 4, 12 1, 2, 3, 4,… 1, 2, 3, 1.06 2.12 3.1875 1.25 3.125 2.5 0.622 – 3.125 cho ñến 3.125 Khối xử lý PowerPC 405 PPC405 RISC CPU thực thi lệnh tốc ñộ lệnh/ chu kỳ Các cache liệu lệnh on-chip làm giảm ñộ phức tạp thiết kế nâng cao hiệu suất hệ thống Các ñặc trưng PPC405 bao gồm [26]: CPU RISC PowerPC: o Thực kiến trúc tập lệnh người dùng (UISA) PowerPC mở rộng cho ứng dụng nhúng o 32 ghi đa mục đích (GPR) 32-bit Luận văn thạc sĩ 106 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường o Dự đốn nhánh tĩnh (static branch prediction) o Năm tầng pipeline với thực thi chu kỳ cho hầu hết lệnh, bao gồm việc nạp/lưu trữ o Các nhân/chia phần cứng cho phép thực tính tốn số ngun nhanh (nhân chu kỳ, chia 35 chu kỳ) o Hỗ trợ big/little endian ðiều khiển lưu trữ o Các ñơn vị cache lệnh liệu riêng biệt, hai chiều non-blocking o words (32 bytes) dòng cache o 16KB array ðơn vị cache lệnh (ICU), 16KB array ñơn vị cache liệu (DCU) ðơn vị quản lý nhớ chế độ ảo (MMU) o Dịch khơng gian địa logic 4GB sang ñịa vật lý o ðiều khiển phần mềm chiến thuật thay page o Hỗ trợ nhiều kích thước page đồng thời từ 1KB đến 16 MB Hỗ trợ hai mức ngắt cứng Hỗ trợ quản lý công suất nâng cao Các khối Input/Output (IOBs) Các IOB lập trình ñược phân loại sau: Khối input với ghi tùy chọn tốc ñộ liệu ñơn (SDR) tốc ñộ liệu double (DDR) Khối output với ghi SDR DDR tùy chọn ñệm trạng thái tùy chọn lái trực tiếp hay thông qua ghi SDR DDR Các khối hai chiều (kết hợp cấu hình ngõ vào ngõ bất kỳ) Các ghi D flipflop kích hoạt cạnh chốt theo mức Các IOB hỗ trợ chuẩn I/O single-ended sau: LVTTL, LVCMOS (3.3V, 2.5V, 1.8V 1.5V) Tương thích PCI-X (133MHz 66MHz) 3.3V Tuân theo chuẩn PCI (66MHz 33MHz) 3.3V GTL GTLP HSTL (1.5V 1.8V, Lớp I, II, III IV) SSTL (1.8V 2.5V, Lớp I, II, III IV) Các khối logic cấu hình (CLB) Các tài ngun CLB bao gồm slices hai buffer trạng thái Mỗi slice tương ñương bao gồm [26]: Hai function generator (F & G) Hai phần tử lưu trữ Luận văn thạc sĩ 107 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Các cổng logic số học Các multiplexer lớn Các chuỗi cascade ngang (cổng OR) Function generator F & G cấu bảng tra LUT ngõ vào, ghi dịch 16 bit phần tử nhớ SelectRAM+ 16 bit Ngồi ra, hai phần tử nhớ D-flipflop kích hoạt cạnh chốt theo mức Mỗi CLB có kết nối nội nhanh kết nối ñến ma trận chuyển mạch ñể truy xuất tài nguyên routing chung Khối nhớ SelectRAM+ Các tài nguyên nhớ SelectRAM+ 18Kb True Dual-Port RAM, lập trình ñược từ 16K×1 bit ñến 512×36 bit, với cấu hình chiều sâu chiều rộng khác Mỗi port hồn tồn đồng độc lập, cho phép chế độ “đọc ghi” Khối nhớ SelectRAM+ cascade ñể thực khối lưu trữ nhúng lớn Các cấu hình nhớ hỗ trợ cho mode single-port dual-port sau [26]: 16K × bit 8K × bits 4K × bits 2K × bits 1K × 18 bits 512 × 36 bits Các nhân 18 bit × 18 bit Một khối nhân ñược kết hợp với khối nhớ SelectRAM+ Khối nhân nhân có dấu bù chun dụng 18 bit × 18 bit tối ưu cho hoạt ñộng dựa nội dung khối SelectRAM+ port Khối nhân 18 × 18 dùng độc lập với tài ngun SelectRAM+ Các hoạt động đọc/nhân/tích lũy cấu trúc lọc DSP hiệu [26] Cả khối nhớ SelectRAM+ tài nguyên khối nhân ñược kết nối ñến ma trận 4chuyển mạch ñể truy xuất ñến tài nguyên routing chung Luận văn thạc sĩ 108 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Kit XUP Virtex – II Pro Development System Trong phần này, xem qua đặc điểm chức kit XUP Virtex – II Pro (V2P) Development System Kit thiết kế cho chương trình đại học Xilinx (Xilinx University Program) cho tất cấp ñộ chương trình đào tạo kỹ sư Hình 41 Kit XUP Virtex – II Pro Development System Dựa Virtex-II Pro FPGA, kit hoạt động để hướng dẫn thiết kế số, hệ thống vi xử lý, ñể thực lõi xử lý nhúng hệ thống số phức tạp Nó đủ mạnh ñể hỗ trợ dự án nghiên cứu nâng cao, giá phải Luận văn thạc sĩ 109 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Các đầu nối mở rộng dùng cho mạch hệ thống chuyên dụng tương lai, kit sử dụng lâu dài Kit V2P hỗ trợ cơng cụ thiết kế phổ biến, bao gồm ISE Foundation, Chipscope-Pro, Embedded Developer’s Kit (EDK) System Generator Các ứng dụng có bao gồm xử lý nhúng cần phải có EDK, cịn lại dùng ISE EDK ISE chương trình thiết kế Xilinx phát triển [25] Hình 42 Sơ đồ khối kit XUP Virtex-II Pro Development System Hình sơ đồ khối kit Virtex-II Pro Development System Kit bao gồm thành phần sau: 2.1 Virtex – II Pro FPGA U1 thiết bị FPGA Virtex – II Pro đóng gói gói FF896 BGA ðối với board sử dụng, thiết bị FPGA XC2VP30 hỗ trợ 13969 slices, kích thước array 80 × 46, 136 khối nhân Luận văn thạc sĩ 110 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Hình 43 Sơ đồ kết nối dãy IO (IO Banks) với ngoại vi Kit XUP Virtex-II Pro Development System ñược cấp nguồn từ nguồn ổn áp 5V Các nguồn switching on-board tạo 3.3V, 2.5V 1.5V cho FPGA thiết bị ngoại vi, ổn áp tuyến tính cấp nguồn cho MGT Kit hỗ trợ đo dịng cho tất nguồn FPGA, đưa nguồn ngồi vào nguồn on-board khơng đủ cơng suất Kit XUP Virtex-II Pro hỗ trợ việc cấu hình cho FPGA vài cách khác Dữ liệu cấu hình ñược lưu Flash PROM nội (2 cấu hình: Golden User), CompactFlash (8 cấu hình) cấu hình ngồi nạp từ PC qua cổng USB cổng song song [25] 2.2 MGT (Multi – Gigabit Transceiver) Bốn tám MGT FPGA ñược ñưa ngồi đến connector người dùng sử dụng Ba số kênh MGT hai chiều kết thúc kết nối SÂT kênh thứ kết thúc kết nối SMA Các thu phát MGT ñược trang bị nguồn clock 75 MHz ñộc lập cho clock hệ thống hỗ trợ truyền thông SATA chuẩn Một nguồn clock MGT khác có sẵn thơng qua cặp SMA user-supplied Hai port với SATA connector cấu hình Host port port SATA thứ ba cấu hình Target port ñể cho phép nối mạng ñơn giản kit Luận văn thạc sĩ 111 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode 2.3 THD: PGS TS Lê Tiến Thường Giao diện Fast Ethernet Kit XUP Virtex-II Pro Development System cung cấp transceiver Fast Ethernet theo chuẩn IEEE hỗ trợ ứng dụng 100BASE-TX 10BASE-T Nó hỗ trợ hoạt động full duplex tốc ñộ 10Mb/s 100Mb/s, với auto-negotiation phát song song Mỗi kit ñược trang bị Silicon Serial Number xác ñịnh kit với 48-bit serial number Số serial dùng ñịa MAC 2.4 Các cổng nối tiếp Kit XUP Virtex-II Pro cung cấp cổng nối tiếp: Một cổng RS-232 cổng PS/2 Cổng RS-232 ñược cấu hình DCE với bắt tay phần cứng sử dụng ñầu nối nối tiếp chuẩn DB-9 Kết nối ñược sử dụng cho giao tiếp với máy tính sử dụng cáp chuẩn chân ñến cổng COM Hai cổng PS/2 dùng để kết nối bàn phím chuột ñến kit Tất cổng serial ñược trang bị mạch dịch mức, Virtex-II Pro FPGA khơng thể giao tiếp trực tiếp với mức ñiện áp cần RS-232 PS/2 2.5 ðầu XSGA Kit bao gồm DAC video ñầu nối D-sub 15 chân để hỗ trợ đầu XSGA Video DAC hoạt động với pixel clock đến 180 MHz Nó cho phép xuất hình tương thích VESA ñộ phân giải 1280 × 1024, tần số refresh 75 Hz độ phân giải tối đa 1600 × 1200 tần số refresh 70 Hz 2.6 AC97 Audio CODEC Một CODEC audio khuếch đại cơng suất stereo ñược bao gồm kit ñể hỗ trợ ñường audio chất lượng cao cung cấp tất chức analog hệ thống audio PC Nó bao gồm ADC DAC stereo full-duplex, với mixer analog, kết hợp với ngõ line-in, microphone liệu PCM 2.7 Giao diện lập trình USB Kit XUP Virtex-II Pro bao gồm vi điều khiển USB 2.0 nhúng có khả giao tiếp với host USB tốc ñộ cao (480 Mb/s) full speed (12 Mb/s) Giao tiếp ñược sử dụng để lập trình cấu hình Virtex-II Pro FPGA mode Boundary – Scan (IEEE 1149.1/IEEE 1532) Các tốc độ clock đích lựa chọn từ 750 kHz ñến 24 Luận văn thạc sĩ 112 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu ña mode THD: PGS TS Lê Tiến Thường MHz Bộ vi ñiều khiển USB 2.0 kết nối với desktop laptop với cáp USB A-B tốc ñộ cao Luận văn thạc sĩ 113 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Tài liệu tham khảo [1] J C Principe D Erdogmus, “From Linear Adaptive Filtering to Nonlinear Information Processing”, IEEE Signal Processing, trang 14 – 33, 2006 [2] J C Principe, “Information http://itl.cnel.ufl.edu/tutorial.htm, 2006 – Theoretic Learning Tutorial”, [3] M Gurban J -Ph Thiran, “An information theoretic perspective on multimodal signal processing”, Signal Processing Institute (ITS) Technical Report, Swiss Federal Institute of Technology (EPFL), Lausanne, Switzerland, 2005 [4] T Butz J -Ph Thiran, “Information Theoretic Multi-modal Signal Processing”, Signal Processing Institute (ITS) Technical Report, Swiss Federal Institute of Technology (EPFL), Lausanne, Switzerland, 2004 [5] L Chmielewski D Konzinska, “Image Registration”, Proc 3rd Polish Conference on Computer Pattern Recognition Systems KOSYR 2003, trang 163-168, 2003 [6] M H Hayes, “Statistical Digital Signal Processing and Modeling”, Johh Wiley & Sons, Inc, 1996 [7] T Butz J.-Ph Thiran, “Multi-modal signal processing: An information theoretical framework”, Signal Processing Institute (ITS) Technical Report, Swiss Federal Institute of Technology (EPFL), Lausanne, Switzerland, 2002 [8] R A Morejon J C Principe, “Advanced Search Algorithms for Information – Theoretic Learning with Kernel – Based Estimators”, IEEE Transactions on neural networks, Vol 15, No 4, trang 874 – 884, 7/2004 [9] J P W Pluim, J B A Maintz M A Viergever, “Mutual information based registration of medical images: a survey”, IEEE Transactions on medical imaging, 2003 [10] S Henn K Witsch, “Multimodal image registration using a variational approach”, SIAM J Sci Comput, Vol 25, No 4, trang 1429 – 1447, 2003 [11] D Erdogmus, “Information theoretic learning: Renyi’s entropy and its applications to adaptive system training”, Abstract of dissertation presented to the graduate school of the University of Florida, 5/2002 [12] K E H Il, D Erdogmus, K Torkkola J C Principe, “Feature extraction using information – theoretic learning”, IEEE Transactions on pattern analysis and machine intelligence, Vol 28, No 9, trang 1385 – 1392, 9/2006 [13] E Gokcay J C Principe, “Information Theoretic Clustering”, IEEE Transactions on pattern analysis and machine intelligence, Vol 24, No 2, trang 158 – 171, 2/2002 [14] K H Jeong, J W Xu, D Erdogmus J C Principe, “A new classifier based on information theoretic learning with unlabeled data, Neural Network 18, trang 719 – 726, Montreal, Canada, 2005 (Invited paper for IJCNN’05 Special Issue) Luận văn thạc sĩ 114 HV: Bùi Quang Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường [15] K E H Il, D Ergdomus J C Principe, “An analysis of entropy estimators for blind source seperation”, Signal Processing 86, trang 182 – 194, 2006 [16] I Santamaria, P P Pokharel J C Principe, “Generalized Correlation Function: Definition, Properties, and Application to Blind Equalization” IEEE Transactions on Signal processing, Vol 54, No 6, trang 2187 – 2197, 6/2006 [17] M R Sabuncu P J Ramadge, “Spatial information in entropy – based image registration”, Biomedical Image Registration, LNCS 2717, Springer-Verlag, 2003 [18] B Ma, A Hero, J Gorman O Michel, “Image registration with minimum spanning tree algorithm”, International Conference on Image Processing 2000 [19] F Maes, A Collignon, D Vandermeulen, G Marchal P Suetens, “Multimodality image registration by maximization of mutual information”, IEEE Transactions on medical imaging, Vol 16, No 2, trang 187 – 198, 4/1997 [20] M Omanovic J Orchard, “Efficient multimodal registration using least – squares”, International Conference on Image Processing, Computer Vision, & Pattern Recognition, Las Vegas, Nevada, USA, 26-29/6/2006 [21] K.T Gribbon, D.G Bailey A Bainbridge-Smith, “Development Issues in Using FPGAs for Image Processing”, Proceedings of Image and Vision Computing New Zealand 2007, trang 217 – 222, 12/2007 [22] C T Johnston, D.G Bailey P Lyons, “A Visual Environment for Real-Time Image Processing in Hardware (VERTIPH)”, EURASIP Journal on Embedded Systems, Volume 2006, Article ID 72962, trang – [23] C T Johnston, K.T Gribbon, D.G Bailey, “Implementing Image Processing Algorithms on FPGAs”, Proceedings of the Eleventh Electronics New Zealand Conference, trang 118 – 123, 2004 [24] Y J Ren, J G Zhu, X.Y Yang S.H Ye, “The Application of Virtex – II Pro FPGA in High-Speed Image Processing Technology of Robot Vision Sensor”, Journal of Physics: Conference Series 48 (2006), trang 373 – 378 [25] Xilinx University Program Virtex-II Pro Development System, Hardware Reference Manual, 8/2005 [26] Virtex – II Pro and Virtex – II Pro X Platform FPGAs: Complete Data Sheet, 5/2007 [27] S Brown J Rose, “Architecture of FPGAs and CPLDs: A tutorial”, 1996 [28] Virtex – II Pro and Virtex – II Pro X FPGA User Guide, 11/2007 [29] M Keating P Bricaud, “Reuse methodology manual for System-on-a-chip designs”, 2nd Edition, Kluwer Academic Publishers, 1999 [30] R K Gupta Y Zorian, “Introducing to core-based system design”, IEEE Design & Test of Computers, trang 15 – 25, 10 – 12/1997 Các ảnh mẫu ñược lấy từ trang web: http://brighamrad.harvard.edu/education/online/tcd/tcd.html Luận văn thạc sĩ 115 HV: Bùi Quang Huy TĨM TẮT LÝ LỊCH TRÍCH NGANG Họ tên: BÙI QUANG HUY Ngày sinh: 16 – 07 – 1982 Nơi sinh: TP Hồ Chí Minh Địa chỉ: 47/3 Nguyễn Văn Đậu, P 6, Q Bình Thạnh, TP Hồ Chí Minh Điện thoại: 0908905946 QUÁ TRÌNH ĐÀO TẠO Đại học Chế độ học: Chính quy ( Chương trình đào tạo Kỹ sư chất lượng cao Việt – Pháp) Khóa học: Khóa 2000 ( 9/2000 Ỉ 9/2005) Nơi học: Trường Đại học Bách Khoa, ĐHQG TP Hồ Chí Minh Ngành học: Viễn Thông Tên luận án: Giao thức SIP ứng dụng thoại mạng Internet Người hướng dẫn: PGS TS Phạm Hồng Liên Q TRÌNH CƠNG TÁC - Từ 11/2005 đến nay: Cán giảng dạy thuộc Bộ môn Viễn Thông, Khoa Điện – Điện Tử, Trường Đại học Bách Khoa, ĐHQG TP HCM ... Huy Áp dụng ITL xử lý tín hiệu đa mode THD: PGS TS Lê Tiến Thường Chương 1: GIỚI THIỆU ðặt vấn ñề Các giải thuật xử lý tín hiệu cổ điển lấy tín hiệu thuộc mode để thực xử lý, ví dụ nén tín hiệu. .. .53 Chương 4: ỨNG DỤNG ITL TRONG XỬ LÝ TÍN HIỆU ðA MODE .56 Ý nghĩa xử lý tín hiệu ña mode .56 Trích đặc trưng đơn mode dùng ITL .58 Xử lý tín hiệu đa mode ITL 60... đây, cụ thể tốn xử lý tín hiệu đa mode nói Hiện nay, hướng tiếp cận xuất sử dụng lý thuyết thơng tin xử lý tín hiệu Với khả tính tốn mạnh mẽ máy tính nay, kỹ thuật xử lý tín hiệu dựa lý thuyết thơng