Nghiên cứu thiết kế mạch điều khiển công suất led driver

Nghiên cứu thiết kế mạch điều khiển công suất led driver Nghiên cứu thiết kế mạch điều khiển công suất led driver Nghiên cứu thiết kế mạch điều khiển công suất led driver luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp

BỘ GIÁO DỤC VÀ ĐÀO TẠO NGUYỄN VĂN QUYẾT TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - Nguyễn Văn Quyết KỸ THUẬT ĐIỆN TỬ NGHIÊN CỨU THIẾT KẾ MẠCH ĐIỀU KHIỂN CÔNG SUẤT LED DRIVER LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ 2017B Hà Nội – 2019 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - Nguyễn Văn Quyết NGHIÊN CỨU THIẾT KẾ MẠCH ĐIỀU KHIỂN CÔNG SUẤT LED DRIVER LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC TS Phạm Nguyễn Thanh Loan Hà Nội – 2019 CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc BẢN XÁC NHẬN CHỈNH SỬA LUẬN VĂN THẠC SĨ Họ tên tác giả luận văn: Nguyễn Văn Quyết Đề tài luận văn: Nghiên cứu thiết kế mạch điều khiển công suất LED driver Chuyên ngành: Kỹ Thuật Điện Tử Mã số SV: CB170224 Tác giả, Người hướng dẫn khoa học Hội đồng chấm luận văn xác nhận tác giả sửa chữa, bổ sung luận văn theo biên họp Hội đồng ngày 28/10/2019 với nội dung sau: Sửa lỗi tả đánh máy luận văn Cải thiện chất lượng hình vẽ Bổ sung state of the art Sửa lại bổ cục hình ảnh bảng biểu Bổ sung mặt nội dung luận văn có điểm lời mở đầu Ngày Giáo viên hướng dẫn tháng năm Tác giả luận văn CHỦ TỊCH HỘI ĐỒNG SĐH.QT9.BM11 Ban hành lần ngày 11/11/2014 Lời Cam Đoan Tôi Nguyễn Văn Quyết, mã số học viên CB170224, học viên thạc sỹ ngành Kỹ Thuật Điện Tử trường Đại học Bách Khoa Hà Nội Người hướng dẫn TS Phạm Nguyễn Thanh Loan Tơi xin cam đoan tồn nội dung trình bày luận văn kết tìm hiểu nghiên cứu thân Các liệu nêu đồ án hoàn toàn trung thực phản ánh kết đo đạc thực tế mơ Mọi thơng tin trích dẫn tuân thủ quy định sở hữu trí tuệ, tài liệu tham khảo liệt kê rõ ràng Tơi xin chịu hồn tồn trách nhiệm với nội dung trình bày luận văn Hà Nội, ngày tháng Người cam đoan Nguyễn Văn Quyết i năm 2019 Lời Cảm Ơn Trong thời gian học tập, nghiên cứu làm luận văn Thạc sỹ LAB BKIC 611Viện Điện Tử Viễn Thông- Trường ĐHBK Hà Nội em hướng dẫn tận tình TS Phạm Nguyễn Thanh Loan- ĐHBK Hà Nội, GS TS Lê Hạnh Phúc- Giảng viên ĐH Colorado - USA hợp tác tích cực thành viên LAB BKIC Luận văn thạc sỹ em hoàn thành với đóng góp khoa học có ý nghĩa tực tiễn công bố hội thảo quốc tế Đạt kết hôm nguồn động lực lớn để em tiếp tục học tập nâng cao trình độ chun mơn tương lai Em xin trân trọng cảm ơn TS Phạm Nguyễn Thanh Loan, GS.TS Lê Hạnh Phúc- ĐH Colorado, Giảng viên Viện Điện Tử Viễn Thông- Đại Học Bách Khoa Hà Nội thành viên LAB BKIC tận tình giảng dạy hướng dẫn kiến thức chun mơn sâu rộng giúp em có kỹ chun mơn giải tốn vấn đề học thuật thực tiễn Con xin chân thành cảm ơn bố mẹ nuôi dưỡng, động viên giúp đỡ suốt thời gian qua để có tiến ngày hơm Trân trọng cảm ơn! Học viên Nguyễn Văn Quyết ii Mục Lục Lời Cam Đoan i Lời Cảm Ơn ii Danh Mục Từ Viết Tắt vi Danh Mục bảng Biểu vii Danh Mục hình vẽ viii Lời Nói Đầu Chương Tổng Quan Về Mạch Chuyển Đổi Điện Áp Một Chiều DC-DC Converter……………………………………………………………………………… 1.1 Bộ nguồn chuyển mạch sử dụng cuộn cảm 1.1.1 Mạch hạ áp lý tưởng (ideal buck converter) 1.1.2 Mạch tăng áp lý tưởng (ideal boost converter) 1.1.3 Phân tích mạch khơng lý tưởng 1.2 Bộ nguồn chuyển mạch sử dụng tụ điện (mạch SCC) 1.2.1 Vectơ sạc tụ (charge vector) mạch SCC 1.2.2 Mơ hình hóa mạch SCC 12 1.2.3 Slow switching limit 13 1.2.4 Fast switching limit 14 1.3 Kết luận chương 14 Chương Thiết Kế Mạch Lai Dựa Trên Mạch Dickson 16 2.1 Phân tích lý thuyết mạch lai dựa mạch Dickson 16 2.1.1 Giới thiệu chung mạch lai (hybrid converter) 16 iii 2.1.2 Phân tích cấu trúc mạch lai dựa mạch Dickson hạ áp 17 2.2 Giải pháp cho việc điều khiển công tắc thiết kế 19 2.2.1 Ứng dụng gate driver mạch hạ áp 20 2.2.2 Thiết kế gate driver cho mạch lai đề xuất 22 2.3 Mơ hình hóa mạch đề xuất 24 2.3.1 Tính tốn vector sạc ac 26 2.3.2 Tính tốn vector aL RSSL 27 2.4 Kết luận chương 28 Chương Thiết Kế Mạch Tích Hợp 29 3.1 Cấu trúc mạch thông số kỹ thuật 29 3.2 Phân tích hoạt động mạch 30 3.2.1 pha hoạt động 30 3.2.2 Phân tích tiêu hao hard charging 31 3.2.3 pha hoạt động mạch 32 3.3 Thiết kế layout khối mạch tích hợp 33 3.3.1 Sơ đồ khối mạch tích hợp 33 3.3.2 Khối đệm 34 3.3.3 Khối gate driver cho công tắc HS 35 3.3.4 Layout gate driver 38 3.3.5 Layout tổng mạch 39 3.4 Các kết mô đạt 41 3.5 Kết luận chương 42 iv Kết Luận 43 Tài liệu tham khảo 44 Các Cơng Trình Khoa Học Đã Công Bố 45 v Danh Mục Từ Viết Tắt Từ viết tắt Tên tiếng anh LED Light Emiting Diode SRA Small ripple approximation KVL Kirchoff’s voltage law KCL Kirchoff’s current law SIC Switched inductor converter SCC Switched capacitor converter SSL Slow switching limit FSL Fast switching limit PDK Process design kit IC Intergrated circuit EMI Electromagnetic Interference PCB Printed circuit board DC Direct current AC Alternating current vi Danh Mục bảng Biểu Bảng 2.1 Ưu nhược điểm loại mạch SIC SCC 16 Bảng 2.2 Giá trị điện áp nút điện áp Vout 19 Bảng 3.1 Thông số kỹ thuật mạch đề xuất 30 Bảng 3.2 Kích thước công tắc mạch nguyên lý layout 39 Bảng 3.3 Kết đo hiệu suất mạch trước sau layout 41 vii Vin C1 L1 L1 Vout Vout C3 C2 Cout L2 R Cout L2 a) R d) L1 L2 Vout Cout L2 C2 R C3 C1 L1 Vout Cout R c) b) Hình 3.2 pha hoạt động mạch a) pha 1, b) pha 2, c) pha 3, d) pha Từ phương pháp tính tốn chương 1, điện áp trung bình tụ vector sạc tụ dễ dàng tính phương trình 3.1 3.2 VC1 VC VC  = 3Vin / Vin / Vin / 4 ac =  ac ,1 3.2.2 ac ,2 ac ,3  = 1/ −1/ 1/ 4 (3.1) (3.2) Phân tích tiêu hao hard charging Ở chương 1, phần 1.2.3 giới thiệu SSL mạch SCC, lượng tiêu hao xuát mạch việc tụ Cfly hình thành vịng lặp mạch hoạt động Ở pha hoạt động trên, giả sử điện tích sạc/xả cho tụ Cfly q giác trị tụ có giá trị C Như vậy, độ gợn sóng điện áp hai đầu tụ v = q / C Ở pha 1, tụ C1 C3 sạc tụ C2 xả, giá trị điện áp tụ cuối pha tính phương trình 3.3 vC1,1 vC 2,1 vC 3,1  = 3Vin / + q / 2C Vin / − q / 2C Vin / + q / 2C  (3.3) Ở pha 2, tụ hở mạch nên giá trị điện áp tụ không đổi suốt thời gian pha hoạt động Do đó, đầu pha 3, giá trị điện áp vC Vin / + q / 2C giá trị điện áp vC1 − vC Vin / + q / C Dễ dàng thấy hai giá trị điện áp khác hai nhánh song song với nên tụ có xu hướng sạc xả cho trước 31 xả tải thông qua cuộn cảm gây tượng tiêu hao lượng trình bày phần 1.2.3 Hiện tượng tương tự xảy pha mạch chuyển từ pha pha Để cải thiện vấn đề này, [8] đề xuất mạch hoạt động pha với pha thêm vào gọi split-phase để đạt soft charging cho mạch 3.2.3 pha hoạt động mạch Hình 3.3 mô tả pha hoạt động mạch Pha 1a 2a thêm vào trước mạch chuyển sang pha 1b 2b Mục đích hai pha khiến cho giá trị điện áp hai nhánh trước chúng nối với Khi đạt điều đó, tượng tụ sạc/xả cho không xảy mà tụ xả tải thông qua cuộn cảm Năng lượng bị tiêu hao tụ xả tải hai cuộn cảm lưu trữ lại xả pha mà cuộn cảm nối xuống đất Việc tính tốn duty cycle pha trình bày tài liệu tham khảo [8] Phase 1a L1 Phase 2c L1 Vout Vout C3 C2 Cout L2 R Cout L2 R Vin Phase 2b L2 Phase 1b C1 L1 Vout C3 C2 C2 Cout L2 L1 L2 Phase 1c R C1 L1 Phase 2a L2 Vout Cout C3 Vout Cout R Vout C2 R C1 Hình 3.3 pha hoạt động mạch 32 L1 Cout R Tín hiệu điều khiển công tắc mổ tả hình 3.4 Trong đó, tín hiệu S2 S3 có thời gian bật lệch pha 180o, S1 S4 có thời gian bật, lệch pha 180o đồng với S3, S2 sườn xuống; sườn lên trễ pha S3 S2 để tạo split phase Tín hiệu điều khiển S5, S6 theo thứ tự ngược pha với S2 S3 1a 1b 1c Da Db Dc 2a 2b 2c 1a 1b 1c S1 S2 S3 S4 S5 S6 Hình 3.4 Tín hiệu điều khiển công tắc 3.3 3.3.1 Thiết kế layout khối mạch tích hợp Sơ đồ khối mạch tích hợp Mạch tích hợp bao gồm cơng tắc khối gate driver hình 3.5 Do mạch hoạt động điện áp cao nên tụ Cfly, tụ bootstrap cuộn cảm lấy từ off chip Đầu vào khối gate driver xung đồng hồ lấy từ vi xử lý bên thỏa mãn quan hệ hình 3.4 Các khối gate driver 1, 2, 3, bao gồm khối level shifter, bootstrap buffer Trong đó, gate driver cho cơng tắc khối buffer Chip sau layout đóng gói đưa vào mạch kiểm tra chip PCB, hình 3.6 mơ tả mạch ngun lý để kiểm tra chip sau chip sản xuất 33 Vin GD1 S1 GD2 S2 GD3 S3 GD4 S4 GD6 S6 S5 GD5 Hình 3.5 Sơ đồ khối on chip mạch 5V 120V RBIAS 5V MICROCONTROLLER VIN VDD N1HB IBIAS N1 N3HB S1 N3 S2 X1 S3 N2HB S4 N2 S5 X2HB S6 X2 AGND PGND Cbst1 C1 Cbst3 C3 L1 C2 L2 Cbst2 COUT Cbst4 RLOAD Hình 3.6 Mạch nguyên lý kiểm tra chip sau sản xuất 3.3.2 Khối đệm Thơng thường, kích thước cơng tắc IC lớn, xung đồng hồ đưa trực tiếp vào điều khiển công tắc không đảm bảo sườn 34 lên sườn xuống đủ nhanh tụ kí sinh cực cổng cơng tắc lớn Do đó, đệm cần thiết kế để đảm bảo thời gian sườn lên sườn xuống Hình 3.11 mơ tả mơ hình chung thiết kế cho đệm với tụ đầu vào Cin tụ mà đệm cần tải CL Bộ đệm bao gồm N cổng inverter ghép nối tiếp (N chẵn), việc tối ưu kích thước cổng inverter khiến cho thời gian trễ đệm giảm Theo [9] số tầng inverter tính theo cơng thức N = ln ( CL / CIN ) / ln ( f ) , f tỷ lệ kích thước tầng inverter Thông thường, thiết kế mạch công suất, f chọn 10 CIN N CL Mp Mn Hình 3.7 Mơ hình thiết kế đệm 3.3.3 Khối gate driver cho công tắc HS VDD HB CLK IBls LEVEL SHIFTER BUFFER SW BOOTSTRAP HS Hình 3.8 Sơ đồ khối bên gate driver 35 VNode IBbst Hình 3.8 mô tả sơ đồ khối bên gate driver Khối level shifter có nhiệm vụ nâng mức điện áp xung đồng hồ CLK lấy từ vi điều khiển Khối bootstrap có nhiệm vụ tạo điện áp cung cấp VDD VSS cho khối buffer hoạt động 3.3.3.1 Khối level shifter Hình 3.9 mơ tả sơ đồ nguyên lý mạch level shifter dùng cho công tắc HS Cực HB nối vào tụ bootstrap cực HS nối vào cực S công tắc Mạch hoạt động dựa nguyên lý mạch latch để giữ trạng thái đầu Hai xung SET RESET có độ rộng xung ngắn đủ để mạch latch phía tạo điện áp đầu mong muốn Trong sườn lên xung SET đồng với sườn lên IN sườn lên xung RESET đồng với sườn xuống xung IN HB M6 M10 M12 M8 M5 M9 M11 M7 OUT dv/dt Damping Resistor R1 R2 HB dv/dt Damping Resistor HS VDD Isolated HV MOS IN Short Pulse SET M3 HB M4 Isolated HV MOS HS Latch M1 M2 IS Short Pulse Hình 3.9 Sơ đồ nguyên lý mạch level shifter 36 VDD RESET Khi có tín hiệu SET, mosfet M1 bật nhánh M5, M6 có dịng chảy qua làm cho M9 M10 bật kéo điện áp OUT lên mức cao Khi RESET mức cao, mosfet M2 bật nhánh M7, M8 có dịng chảy qua làm cho M11 M12 bật kéo tín hiệu OUT xuống mức thấp Sau tín hiệu OUT đạt mức mong muốn, mosfet M1 M2 tắt để giảm thiểu công suất tiêu thụ mạch M3 M4 hai mosfet chịu điện áp cao để bảo vệ M1 M2 3.3.3.2 Khối bootstrap VIN M6 M4 M5 M3 D2b D1b M2 HB M1 D1 VDD Isolated HV MOS D2 C1 IS Dn HS Hình 3.10 Sơ đồ nguyên lý mạch bootstrap Hình 3.10 trình bày sơ đồ nguyên lý mạch bootstrap Để tạo điện áp tụ bootstrap, mạch sử dụng dãy diode D1 … Dn Dãy diode tạo điện áp để phân cực mosfet M2 Giả sử diode có điện áp nhường VD Như điện áp cấp vào cực cổng M2 NVD Khi tụ C1 sạc, giá trị cực S M2 tăng dần làm cho Vgs M2 giảm dần, đến Vgs M2 nhỏ điện áp ngưỡng vth mosfet, M2 tắt 37 tụ C1 không sạc Như vậy, giá trị điện áp rơi tụ C1 NVD − vth Tùy thuộc vào giá trị VD, vth VC1 mong muốn mà số tầng N định 3.3.4 Layout gate driver Mỗi khối gate driver layout riêng biệt sau ghép lại với để thành layout khối gate driver Layout khối buffer yêu cầu phải đổi xứng trải rộng dọc theo chiều rộng công tắc để đảm bảo tất các phần công tắc bật gần lúc Như hình 3.11 layout tổng thể gate driver, khối buffer chia thành phần giống trải rộng để đảm bảo yêu cầu Khối bootstrap bao gồm hầu hết linh kiện điện áp cao nên khoảng linh kiện cần đảm bảo luật PDK BUFFER Decoupling capacitor BOOTSTRAP Decoupling capacitor LEVEL SHIFTER Decoupling capacitor Hình 3.11 Layout khối gate driver 38 Decoupling capacitor Các tụ điện thêm vào phần trống để bổ xung cho tụ bootstrap off chip Lý làm việc để đảm bảo điện áp HB HS không bị sụt áp nhiều 3.3.5 Layout tổng mạch Sau layout tất khối nhỏ, khối ghép với để thành layout tổng hình 3.12 Vị trí khối nhỏ đặt cho khoảng cách nối pin gần Layout bao gồm tổng cộng 67 pads với pads có ESD để bảo vệ cho pin xung đồng hồ, 10 pads cho nguồn Vin 120V để đảm bảo trở ký sinh nhỏ, pad cho chân phân cực VDD, AGND… chiếm pad Vì kích thước chip giới hạn 1.5mm x 3mm nên cơng tắc khơng phép q lớn Kích thước cụ thể công tắc sơ đồ nguyên lý layout thể bảng 3.2 Kích thước công tắc HS nhỏ công tắc LS để đảm bảo cân lượng công suất tiêu thụ Bảng 3.2 Kích thước cơng tắc mạch ngun lý layout Switch Schematic Size (Width – Length – Finger - Multiple) SW1 120u – 0.5u – 18 – 12 SW2 120u – 0.5u – 18 – 12 SW3 120u – 0.5u – 18 – 12 SW4 120u – 0.5u – 18 – 12 SW5 120u – 0.5u – 18 – 18 SW6 120u – 0.5u – 18 – 18 Layout Size (Wide × Length ) 522.5 × 540 𝑢𝑚2 522.5 × 540 𝑢𝑚2 522.5 × 540 𝑢𝑚2 522.5 × 540 𝑢𝑚2 522.5 × 804 𝑢𝑚2 522.5 × 804 𝑢𝑚2 39 On-resistance Schematic Layout 1.74 Ω 2.03 Ω 1.74 Ω 2.03 Ω 1.74 Ω 2.03 Ω 1.74 Ω 2.03 Ω 1.16 Ω 1.34 Ω 1.16 Ω 1.34 Ω SW1 SW2 GD1 GD2 SW4 SW3 GD4 GD3 BF5 BF6 SW5 SW6 Hình 3.12 So đồ layout mạch tổng thể 40 3.4 Các kết mô đạt Kết mô mạch lấy từ phần mềm mô virtuoso Cadence Các xung đồng hồ từ vi xử lý giả lập nguồn xung lý tường Hình 3.13 mơ tả tín hiệu xung đồng hồ đầu vào tín hiệu đầu tương ứng sau khối gate driver cấp cho công tắc Gate Signals Input Clocks SW1 SW2 SW3 SW4 SW5 SW6 Hình 3.13 Kết mơ khối gate driver Trong hoạt động mạch, tần số chuyển mạch chọn 1MHz Hình 3.14 mơ tả tín hiệu đầu ra, dịng điện chạy cuộn cảm dòng điện nguồn cung cấp Từ tính tốn hiệu suất mạch Bảng thông số cụ thể đo 6W thể bảng 3.3 Bảng 3.3 Kết đo hiệu suất mạch trước sau layout Parameter Schematic Output Voltage Rload Input Current (From 120V 𝑉𝐼𝑁 Source) Input Current (From 5V 𝑉𝐷𝐷 Source) Efficiency (Without VDD) Efficiency (With VDD) 11.63 V 24 ohm 50.67 mA 5.002 mA 92.7 % 92.3 % 41 PostLayout 11.55 V 24 ohm 50.35 mA 5.006 mA 92.0 % 91.6 % Output voltage Input current (120V Source) Input current (5V Source) iL1 Inductor currents iL2 Hình 3.14 Tín hiệu điện áp đầu ra, dịng điện iL dòng vào 3.5 Kết luận chương Chương trình bày thiết kế việc tích hợp mạch lai vào IC với công nghệ xt018 xfab Mạch thiết kế mổ phần mềm Virtuoso công ty Cadence Các kết đo đạt cho thấy hiệu suất 6W 92% đáp ứng yêu cầu mặt thông số kỹ thuật đề 42 Kết Luận Trong luận văn này, em trình bày cách khái quát lý thuyết mạch DC-DC nói chung hai loại mạch SIC SCC Các cách tính tốn đặc điểm loại mạch nêu chương sơ lược tổng quan, đặc điểm sâu tìm tìa liệu tham khảo [1] [2] Ở chương trình bày vấn đề xoay quanh mạch lai, cụ thể mạch lai dựa mạch Dickson 5-to-1, vấn đề liên quan đến gate driver Từ đưa phương án giải cho vấn đề đặt Ở chương trình bày vấn đề đưa mạch vào IC tích hợp Những điều cần lưu ý thiết kế layout khối nhỏ trình bày rõ rang kèm theo kết đạt q trình thiết kế Do thời gian có hạn nên nội dung trình bày cịn thiết sót kết qua đo đạc chip sản xuất gửi Tuy nhiên, kết việc đề xuất mạch gate driver nộp chấp nhận trình bày hội nghị ECCE năm 2018, Porland, Mỹ Một kết khác việc thiết kế chip chấp nhận trình bày hội nghị ICST năm 2019, New Zealand Em tiếp tục nghiên cứu thiết kế mạch PCB kiểm tra chip thời gian tới để hoàn thiện đề tài với kết tốt Một lần em xin chân thành cảm ơn TS Phạm Nguyễn Thanh Loan toàn thể thành viên lab BKIC giúp đỡ em trình thực luận văn 43 Tài liệu tham khảo [1] Robert W.Erickson, Dragan Maksimovic, Fundamentals of Power Electronics, Boulder, Colorado, 2nd edition, 2001 [2] M D Seeman and S R Sanders, "Analysis and Optimization of Switched-Capacitor DC-DC Converters," 2006 IEEE Workshops on Computers in Power Electronics, Troy, NY, 2006, pp 216-224 [3] J S Rentmeister, C Schaef, B X Foo and J T Stauth, "A flying capacitor multilevel converter with sampled valley-current detection for multi-mode operation and capacitor voltage balancing," 2016 IEEE Energy Conversion Congress and Exposition (ECCE), Milwaukee, WI, 2016, pp 1-8 [4] Texas Instruments, “LM5113 80-V, 1.2-A, 5-A, Half Bridge GaN Driver (NRND)”, LM5113 Datasheet, Jan.2018 [5] Ye, Z., and R C N Pilawa-Podgurski “A Power Supply Circuit for Gate Driver of GaN-Based Flying Capacitor Multi-Level Converters.” In 2016 IEEE 4th Workshop on Wide Bandgap Power Devices and Applications (WiPDA), 2016, pp 53–58 [6] S Biswas and D Reusch, "GaN Based Switched Capacitor Three-Level Buck Converter with Cascaded Synchronous Bootstrap Gate Drive Scheme," 2018 IEEE Energy Conversion Congress and Exposition (ECCE), Portland, OR, 2018, pp 3490-3496 [7] L Pham-Nguyen, V Nguyen, D Nguyen, H Han, K Nguyen and H Le, "A 14W 94%-Efficient Hybrid DC-DC Converter with Advanced Bootstrap Gate Drivers for Smart Home LED Applications," 2018 IEEE Energy Conversion Congress and Exposition (ECCE), Portland, OR, 2018, pp 4744-4749 [8] R Das, G-S Seo, and H-P Le, "A 120V-to-1.8V 91.5%-Efficient 18-W DualInductor Hybrid Converter with Natural Soft-charging Operations for Direct Extreme Conversion Ratios," 2018 IEEE Energy Conversion Congress and Exposition (ECCE), Portland, OR, 2018, pp 1266-1271 [9] H Le, “Lecture Inverter Delay Optimization” in Mixed-signal IC Design course in University of Colorado, Boulder 44 Các Cơng Trình Khoa Học Đã Công Bố [1] L Pham-Nguyen, V Nguyen, D Nguyen, H Han, K Nguyen and H Le, "A 14- W 94%-Efficient Hybrid DC-DC Converter with Advanced Bootstrap Gate Drivers for Smart Home LED Applications," 2018 IEEE Energy Conversion Congress and Exposition (ECCE), Portland, OR, 2018, pp 4744-4749 [2] Van-Quyet Nguyen, Kim-Hoang Nguyen, Huy-Dung Han, Phuoc-Van Nguyen Thi, Loan Pham-Nguyen, “A Loop Control Design to Achieve Boundary Conduction Mode in DC-DC Power Converter for Maximizing Efficiency,” 13th International Conference on Sensing Technology (ICST), 2019 45 ... hình mạch lai Dickson 5-to-1 lọc LC 2.2 Giải pháp cho việc điều khiển công tắc thiết kế Khó khăn thường gặp việc thiết kế mạch lai mạch SCC làm cách điều khiển công tắc hoạt động hợp lý hầu hết mạch. .. cấu trúc mạch lai dựa mạch Dickson hạ áp 17 2.2 Giải pháp cho việc điều khiển công tắc thiết kế 19 2.2.1 Ứng dụng gate driver mạch hạ áp 20 2.2.2 Thiết kế gate driver cho mạch lai... báo thiết kế PCB Chương trình bày thiết kế khối nhỏ đưa vào mạch tích hợp (IC) kết đạt trình thiết kế Cấu trúc mạch tối ưu so với mạch PCB chương việc lắp thêm cuộn cảm nhằm hạn chế công suất