Analysing and designing sram for nanoscale cmos technologies

PHẦN 1: PHÂN TÍCH CÁC KIẾN TRÚC TẾ BÀO NHỚ THÔNG DỤNG

CHƯƠNG 1: CÔNG CỤ HỖ TRỢ PHÂN TÍCHTHIẾT KẾ SRAM
- 1) Các phân tích trong thiết kế tế bào nhớ
- 2) Tổng quan về công cụ hỗ trợ thiết kế tế bào nhớ SRAM
CHƯƠNG 2: PHÂN TÍCH LỀ NHIỄU, CÔNGSUẤT VÀ LAYOUT CỦA MỘT SỐ LOẠI TẾ BÀONHỚ
- 1) Tế bào nhớ 6T
- 2) Tế bào nhớ 7T.
- 3) Tế bào nhớ 8T.
- 4) Tế bào nhớ 9T
- 5) Tế bào 10T
- 6) Tế bào nhớ DICE
- 7) Tổng kết
CHƯƠNG 3: ẢNH HƯỞNG CỦA PVT LÊN CÁCTẾ BÀO NHỚ SRAM
- 1) Đường cong VTH của tế bào nhớ 6T SRAM.
- 2) Đường cong VTH của các kiến trúc SRAM khác
CHƯƠNG 4: KẾT LUẬN PHẦN 1

PHẦN 2: THIẾT KẾ BỘ NHỚ 32 KB

CHƯƠNG 5: KỸ THUẬT DỰ TRỮ(REDUNDANCY) TRONG BỘ NHỚ SRAM
- 1) Giới thiệu
- 2) Các kỹ thuật dự trữ
  - 2.1) Dự trữ hàng (Row Redundancy)
  - 2.2) Dự trữ cột (Column Redundancy)
- 3) Thực hiện thiết kế
  - 3.1) Dự trữ hàng
  - 3.2) Dự trữ cột
- 4) Kết quả mô phỏng
CHƯƠNG 6: THIẾT KẾ BỘ NHỚ 6T 32KB
- 1) Giới thiệu
- 2) Kiến trúc bộ nhớ
  - 2.1) Kiến trúc tổng quát
  - 2.2) Chức năng của các pin
- 3) Hoạt động của bộ nhớ
  - 3.1) Hoạt động ghi
  - 3.2) Hoạt động đọc
- 4) Kiến trúc các khối trong bộ nhớ SRAM
  - 4.1) Mạch điều khiển và kỹ thuật tự căn chỉnh thời gian
  - 4.2) Giải mã địa chỉ
  - 4.3) Cơ chế đa hợp cột
  - 4.4) Mạch I/O
- 5) Thực hiện thiết kế
  - 5.1) Sơ đồ mạch các khối cơ bản
  - 5.2) Kiểm tra thiết kế
    - 5.2.1) Kiểm tra chức năng
    - 5.2.2) Đánh giá đặc tính của bộ nhớ SRAM 32KB được thiết kế
  - 5.3) So sánh với các thiết kế khác
CHƯƠNG 7: THIẾT KẾ BỘ NHỚ 8T DUAL –PORT 32 KB
- 1) Giới thiệu
- 2) Kiến trúc bộ nhớ
  - 2.1) Kiến trúc tổng quát
  - 2.2) Chức năng của các pin
- 3) Phân tích chức năng
  - 3.1) Phân tích quá trình ghi
  - 3.2) Phân tích quá trình đọc
- 4) Kiến trúc các khối trong bộ nhớ SRAM
  - 4.1) Mạch Điều khiển
  - 4.2) Mạch giải mã địa chỉ
  - 4.3) Mạch I/O
- 5) Hiện thực thiết kế
  - 5.1) Sơ đồ mạch các khối cơ bản
  - 5.2) Kiểm tra thiết kế
  - 5.3) So sánh với các thiết kế khác

KẾT LUẬN

TÀI LIỆU THAM KHẢO