Cấu trúc kiểm chứng thiết kế cho bộ cộng toàn phần 4-bit dựa trên phương pháp xác minh phổ quát

Bài viết trình bày một cấu trúc kiểm chứng thiết kế cho bộ cộng toàn phần 4-bit dựa trên phương pháp xác minh phổ quát (UVM) sử dụng ngôn ngữ System Verilog. Việc kết hợp những ưu điểm của UVM trong cấu trúc được đề xuất này cùng với System Verilog giúp xây dựng môi trường xác minh mà ở đó các biến ngõ vào được thiết lập ngẫu nhiên giúp giảm thời gian xây dựng testbench. Ngoài ra, việc tận dụng ngôn ngữ System Verilog để tạo ra các ma trận nhằm đánh giá độ bao phủ các trường hợp cần xác minh giúp ích rất nhiều trong việc gia tăng độ tin cậy trong thiết kế.

N.X.Tiến, T.Q.Việt, T.L.T.Đồng / Tạp chí Khoa học Cơng nghệ Đại học Duy Tân 04(41) (2020) 3-12 04(41) (2020) 3-12 Cấu trúc kiểm chứng thiết kế cho cộng toàn phần 4-bit dựa phương pháp xác minh phổ quát UVM-based verification architecture of a 4-bit full adder Nguyễn Xuân Tiếna,b*, Tạ Quốc Việta,b, Trần Lê Thăng Đồnga,b Xuan Tien Nguyena,b*, Quoc Viet Taa,b, Le Thang Dong Trana,b Phòng Nghiên cứu Điện - Điện tử với Doanh nghiệp, Đại học Duy Tân, Đà Nẵng, Việt Nam b Khoa Điện - Điện tử, Đại học Duy Tân, Đà Nẵng, Việt Nam a Laboratory for Corporate Electrical - Engineering Research, Duy Tan University, Danang, 550000, Vietnam b Faculty of Electrical - Electronics Engineering, Duy Tan University, Da Nang, 550000, Vietnam a (Ngày nhận bài: 25/3/2020, ngày phản biện xong: 08/4/2020, ngày chấp nhận đăng: 15/8/2020) Tóm tắt Việc xác minh chức thiết kế yêu cầu bắt buộc phải có chiếm đến gần 70 - 80% thời gian chu kỳ thiết kế Những phương pháp xác minh cách kiểm tra trực tiếp thiết kế thường tốn nhiều thời gian, có độ tin cậy thấp nhàm chán Bên cạnh đó, khó bao quát hết tất trường hợp cần phải xác minh Bài báo trình bày cấu trúc kiểm chứng thiết kế cho cộng toàn phần 4-bit dựa phương pháp xác minh phổ quát (UVM) sử dụng ngôn ngữ System Verilog Việc kết hợp ưu điểm UVM cấu trúc đề xuất với System Verilog giúp xây dựng mơi trường xác minh mà biến ngõ vào thiết lập ngẫu nhiên giúp giảm thời gian xây dựng testbench Ngoài ra, việc tận dụng ngôn ngữ System Verilog để tạo ma trận nhằm đánh giá độ bao phủ trường hợp cần xác minh giúp ích nhiều việc gia tăng độ tin cậy thiết kế Kết mô cho thấy độ bao phủ lên đến 99.3% Hơn nữa, cấu trúc đề xuất tái sử dụng mở rộng thêm việc kiểm tra thiết kế SoC khác, rút ngắn thời gian kiểm chứng Từ khóa: UVM; Xác minh thiết kế; SystemVerilog; Bộ cộng toàn phần 4-bit; Độ bao phủ chức Abstract Chip functional verification is a requirement and takes almost 70 - 80 percent of the project cycle time for any SoC designs Traditional and present chip verification methods using directed-testing are time-consuming, low reliability and tedious Besides, these methods hardly cover almost all operating conditions that need verification In this work, an efficient UVM-based verification architecture for a 4-bit full adder model using SystemVerilog is presented The proposed verification architecture used coverage metrics and random stimulus to achieve a result of 99.3 percent functional coverage Moreover, this method can be reusable and scalable in other SoC verifications, which in turn helps reduce verification time Keywords: UVM; design verification; SystemVerilog; full adder 4-bit; functional coverage Giới thiệu Xác minh chức thiết kế trình xem xét thiết kế đáp ứng yêu cầu ban đầu đưa hay chưa; cần nhiều trường hợp kiểm tra tạo để kiểm chứng thiết kế Hiện nay, thiết kế ngày *Corresponding Author: Nguyễn Xuân Tiến; Laboratory for Corporate Electrical – Engineering Research, Duy Tan University, Danang, 550000, Vietnam; Faculty of Electrical - Electronics Engineering, Duy Tan University, Da Nang, 550000, Vietnam Email: nguyenxuantien7@dtu.edu.vn N.X.Tiến, T.Q.Việt, T.L.T.Đồng / Tạp chí Khoa học Công nghệ Đại học Duy Tân 04(41) (2020) 3-12 trở nên phức tạp khiến cho việc sử dụng phương pháp kiểm tra trực truyền thống từ trước đến khơng cịn hữu dụng Thêm vào đó, q trình xác minh chiếm đến 70 - 80% chu kỳ thiết kế [1] Việc xác minh với biến ngõ vào ngẫu nhiên thường bao phủ đến 80% trường hợp kiểm tra [1] Xác minh thiết kế thường tiến hành nhiều ngôn ngữ phương thức khác Cách thuận tiện phổ biến viết trường hợp kiểm tra VHDL hay Verilog Nhược điểm Verilog VHDL trình bày chi tiết báo [2] Một cách tóm tắt, Verilog VHDL thiếu đặc điểm để đáp ứng loại liệu bậc cao phương thức lập trình hướng đối tượng; thiếu việc phân tích độ bao phủ trường hợp kiểm tra; thiếu ràng buộc cho biến ngõ vào Do đó, System Verilog đời hướng tới việc cung cấp giải pháp cho hạn chế nêu Verilog VHDL System Verilog với 200 từ khóa đủ để tiến hành tác vụ xác minh thiết kế phức tạp Nhưng bên cạnh đó, cịn số hạn chế mặt thực tiễn Ví dụ code viết cơng cụ tảng khơng thể chạy công cụ tảng khác; nên việc sử dụng lại code vấn đề lớn; chu kỳ thời gian yêu cầu cho thiết kế bị giới hạn Phương pháp xác minh phổ quát (Universal Verification Methodology - UVM) - cách thức xác minh thiết kế số nay, tận dụng ưu điểm SystemVerilog độ đa dạng cách thức lập trình bậc cao UVM sử dụng ngôn ngữ SystemVerilog xây dựng lên cách thức xác minh thiết kế cách cung cấp thư viện lớp cho việc cấu thành xếp trường hợp kiểm tra [3] [4] [5] [6] Phương pháp phác thảo quy tắc quy trình để thực việc xác minh cách có hệ thống Những ưu điểm UVM kể đến là: hỗ trợ thư viện lớp phạm vi rộng; phát triển dựa tiêu chuẩn IEEE 1800.2 - 2017; thực việc xác minh thiết kế với biến ngõ vào ngẫu nhiên có ràng buộc với việc tiến hành kiểm chứng độ bao phủ; hỗ trợ chạy mô phần mềm khác nhau; liên tục cập nhật Accellera [7] Bên cạnh đó, UVM sử dụng tương thích với tất nhà cung cấp cơng cụ Điều đảm bảo cho kỹ sư chia sẻ chung cách thức để xác minh thiết kế mình, tiết kiệm thời gian chuyển đổi ngơn ngữ cơng cụ thiết kế Do đó, nói UVM giúp tạo testbench đủ khả xác minh thiết kế, linh động, tái sử dụng mở rộng Trong thiết kế số nay, cộng toàn phần thành phần quan trọng CPU Nó có mối quan hệ chặt chẽ với đơn vị logic số học (ALU), đơn vị dấu phẩy động đơn vị tạo địa Nó thường sử dụng khối xây dựng mạch chức số học, chẳng hạn cộng, trừ, nhân chia Trong đa số nghiên cứu nay, sau thiết kế xong phương pháp để xác minh chức cộng tồn phần thường sử dụng ngơn ngữ Verilog mô tả lại thiết kế sử dụng phần mềm Xilink mô vài trường hợp [8] hay sử dụng công cụ HSPICE [9] [10] công cụ QCADesigner [11] mô trường hợp cần thiết Bên cạnh đó, vài cơng trình nghiên cứu đề xuất phương pháp xác minh cộng cách sử dụng định lý cơng thức tốn học [12], phương pháp thường áp dụng cho thiết kế đơn giản khơng mang tính kế thừa cho thiết kế khác Bài báo phân tích thành phần UVM ứng dụng việc tạo môi trường xác minh cho cộng toàn phần 4-bit (Full Adder 4-bit hay viết tắt F.A 4-bit) sử dụng ngôn ngữ System Verilog Cấu trúc N.X.Tiến, T.Q.Việt, T.L.T.Đồng / Tạp chí Khoa học Công nghệ Đại học Duy Tân 04(41) (2020) 3-12 xác minh thiết kế đề xuất tận dụng đầy đủ ưu điểm UVM, đem lại q trình xác minh thiết kế chip nhanh chóng hiệu Cần phải nhấn mạnh rằng, cấu trúc đề xuất điều chỉnh để xác minh mức khối cho thiết kế tín hiệu số Phần lại báo xếp sau: phần liệt kê thành phần giai đoạn chạy mô cấu trúc UVM điển hình; phần mơ tả chi tiết cấu trúc xác minh đề xuất cho F.A 4-bit; phần trình bày kết dạng sóng mơ độ bao phủ trường hợp cần kiểm tra; phần đưa kết luận hướng phát triển đề tài Phương pháp xác minh phổ quát (UVM) 2.1 Các thành phần UVM Hình trình bày thành phần cấu trúc xác minh thiết kế UVM điển hình Ở lớp ngồi (top level), mơ-đun Testbench có nhiệm vụ kết nối khối DUT với thành phần môi trường xác minh thông qua lớp giao diện Sau mô tả thành phần Testbench Environment Scoreboard Agent Sequencer Monitor Driver Interface DUT Hình 1: Cấu trúc testbench UVM Environment: lớp môi trường Driver: điều hướng Scoreboard: bảng kiểm tra kết xác minh Agent: tác nhân xác minh Sequencer: xếp trình tự Monitor: bảng giám sát Interface: lớp giao diện 6 N.X.Tiến, T.Q.Việt, T.L.T.Đồng / Tạp chí Khoa học Cơng nghệ Đại học Duy Tân 04(41) (2020) 3-12  DUT - Device Under Test: thiết kế cần xác minh  Environment: lớp cấu trúc xác minh Nó kết nối hay nhiều tác nhân xác minh với bảng kiểm tra kết xác minh Hơn nữa, bao gồm thành phần khác khối giám sát kiểm kê (Checker), khối dự đoán ngõ thiết kế (Predictor)  Agent: có nhiệm vụ tạo trường hợp kiểm tra khác cho việc xác minh thiết kế truyền chúng đến DUT thông qua lớp giao diện Một tác nhân xác minh thơng thường bao gồm xếp trình tự, điều hướng bảng giám sát, với thông số để cấu hình nên tác nhân xác minh  Sequencer: có nhiệm vụ chuyển chuỗi ngõ vào tới điều hướng điều hướng cần  Driver: có nhiệm vụ liên tục nhận kết từ xếp trình tự, chuyển đổi chúng thành giá trị tương ứng bậc cao mà DUT hiểu  Monitor: nhận lấy tín hiệu ngõ DUT thơng qua lớp giao diện chuyển chúng thành giá trị tương ứng bậc thấp Tiếp theo, bảng giám sát gởi kết tới bảng kiểm tra kết xác minh  Scoreboard: kiểm tra hành vi DUT mong muốn hay không, cách so sánh đáp ứng thực tế DUT (là kết nhận từ bảng giám sát) với giá trị mong đợi (được lấy từ lớp khối dự đoán ngõ thiết kế) 2.2 Các giai đoạn chạy mô UVM Các thành phần nêu UVM tiến hành hoạt động theo trật tự định Trật tự quy định giai đoạn định nghĩa UVM UVM có giai đoạn chủ yếu, hoạt động theo chế đồng suốt trình chạy mơ Nghĩa thành phần UVM phải thực xong giai đoạn trước chuyển đến giai đoạn Hình trình bày chi tiết giai đoạn chạy mô UVM  build_phase (giai đoạn khởi tạo): khởi tạo thành phần đối tượng UVM  connect_phase (giai đoạn kết nối): kết nối thành phần đối tượng UVM từ giai đoạn trước lại với  end_of_elaboration_phase (giai đoạn cấu hình): tiến hành cấu hình cho thành phần UVM sau kết nối cần thiết  start_of_simulation_phase (giai đoạn tiền mô phỏng): kích hoạt giá trị ban đầu cho thành phần UVM trước chạy mô phát thông báo thông tin cấu trúc liên kết cần  run_phase (giai đoạn thực thi): tiến hành mô việc tạo giao dịch để gởi tới thiết kế cần xác minh  extract_phase (giai đoạn trích xuất): thu thập tất thông tin cần thiết cho việc so sánh giai đoạn  check_phase (giai đoạn kiểm tra): so sánh kiểm tra kết thực tế nhận từ thiết kế cần xác minh với kết mong đợi từ khối dự đoán  report_phase (giai đoạn báo cáo): trả kết PASS / FAIL sau so sánh kiểm tra giai đoạn  final_phase (giai đoạn hoàn tất): thực số xử lý, thao tác cuối có trước kết thúc mơ N.X.Tiến, T.Q.Việt, T.L.T.Đồng / Tạp chí Khoa học Cơng nghệ Đại học Duy Tân 04(41) (2020) 3-12 Cấu trúc xác minh cho cộng toàn phần 4-bit đề xuất uvm_build_phase 3.1 Bộ cộng toàn phần 4-bit (F.A 4-bit) Đầu tiên, xét cộng toàn phần 1-bit bao gồm hai cộng bán phần (Hình 3) nối với cổng OR Cấu trúc cộng tồn phần cho Hình Thiết kế cộng sử dụng cổng logic đơn giản AND, XOR and OR uvm_connect_phase uvm_end_of_elaboration_phase uvm_start_of_simulation_phase A AND C XOR S uvm_run_phase uvm_extract_phase B Hình 3: Bộ cộng bán phần uvm_check_phase uvm_report_phase uvm_final_phase Hình 2: Các giai đoạn chạy mô UVM AND A B XOR OR AND XOR Cin Hình 4: Bộ cộng tồn phần Cout S N.X.Tiến, T.Q.Việt, T.L.T.Đồng / Tạp chí Khoa học Công nghệ Đại học Duy Tân 04(41) (2020) 3-12 Bộ cộng toàn phần 1-bit thực việc cộng ba số nhị phân A, B Cin Trong A B hai số cộng 1-bit Cin phần dư phép cộng trước Mạch cho kết tổng S số dư Cout Kết xác minh chức cộng phải trùng khớp với bảng thật sau: 1-bit có ba đầu vào tương ứng Ax, Bx, Cx, hai ngõ Sx Cx+1 (với x từ tới 3) Như vậy, F.A 4-bit có ngõ vào hai số cộng 4-bit (A3A2A1A0 & B3B2B1B0) số nhớ từ phép tính trước C0 Các ngõ F.A 4-bit số dư C4 tổng S3S2S1S0 Bảng 1: Bảng thật cộng toàn phần Cin A B S Cout 0 0 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 C4 B3 A3 F.A 1-bit S3 C3 B2 A2 F.A 1-bit S2 C2 B1 A1 𝐶out = 𝐴 ⋅ 𝐵 + (𝐴 ⨁ 𝐵) ⋅ 𝐶𝑖𝑛 S1 C1 Công thức ngõ cộng toàn phần 1-bit rút từ bảng thật sau: S = (𝐴 ⨁ 𝐵) ⨁ 𝐶𝑖𝑛 F.A 1-bit (1) (2) Hình trình bày sơ đồ khối F.A 4bit; có bốn cộng tồn phần 1-bit (F.A 1-bit) mắc nối tiếp Mỗi F.A B0 A0 F.A 1-bit S0 C0 Hình 5: Sơ đồ khối FA 4-bit 3.2 Cấu trúc xác minh đề xuất Hình trình bày cấu trúc xác minh dựa UVM đề xuất cho thiết kế F.A 4-bit N.X.Tiến, T.Q.Việt, T.L.T.Đồng / Tạp chí Khoa học Cơng nghệ Đại học Duy Tân 04(41) (2020) 3-12 Test Agent Configuration Sequence Environment Environment Configuration Transaction Transaction Transaction Scoreboard Agent Predictor Monitor Monitor Sequencer Driver Interface F.A 4-bit Testbench Hình 6: Cấu trúc xác minh dựa UVM cho FA 4-bit đề xuất Test: UVM mức đỉnh Environment Configuration: cấu hình mơi trường Agent Configuration: cấu hình tác nhân xác minh Sequence: chuỗi ngõ vào Transaction: giao dịch Predictor: lớp dự đốn kết Mơ-đun Testbench khai báo đối tượng F.A 4-bit, lớp giao diện lớp UVM mức đỉnh Mỗi lớp UVM mức đỉnh tương ứng với trường hợp kiểm tra khác tiến hành để xác minh F.A 4-bit Lớp UVM mức đỉnh tiến hành khai báo cho lớp môi trường cấu hình cho q trình xác minh thơng qua lớp cấu hình mơi trường Lớp mơi trường bao gồm lớp tác nhân xác minh đơn lẻ, với lớp bảng kiểm tra kết xác minh, lớp dự đoán kết để dự đoán hành vi F.A 4-bit dùng việc so sánh, lớp giám sát ngoại vi, lớp chứa cấu hình cho tác nhân xác minh khác Lớp tác nhân xác minh đề xuất bao gồm lớp giới thiệu phần (bộ xếp trình tự, điều hướng, bảng giám sát) Các chuỗi ngõ vào cấu thành giao dịch Khi điều hướng cần, giao dịch truyền từ xếp trình tự đến tiến hành biên dịch sang giá trị tương ứng 10 N.X.Tiến, T.Q.Việt, T.L.T.Đồng / Tạp chí Khoa học Cơng nghệ Đại học Duy Tân 04(41) (2020) 3-12 bậc cao mà F.A 4-bit hiểu, sau bắt đầu tiến hành q trình tính tốn bên Trong cấu trúc testbench đề xuất này, bảng kiểm tra kết xác minh kiểm tra hành vi F.A 4-bit có với yêu cầu đưa hay không Bảng kiểm tra kết xác minh so sánh hồi đáp F.A 4-bit lấy từ lớp giám sát bên lớp tác nhân xác minh với giá trị hoạt động mong đợi F.A 4-bit từ lớp dự đốn kết Có nghĩa trường hợp này, liệu lớp dự đốn kết đóng vai trị mơ hình tham khảo Nếu kết so sánh giống bảng kiểm tra kết đưa tín hiệu báo F.A 4-bit hoạt động yêu cầu – PASS ngược lại – FAIL Trong lớp giao diện, tín hiệu ngõ vào ngõ khai báo, cho phép việc giao tiếp hiệu F.A 4-bit lớp bên Testbench 3.3 Độ bao phủ chức Độ bao phủ chức phần thiết yếu việc xác minh thiết kế Nó ma trận định nghĩa người kiểm tra, dùng để xác minh kế hoạch kiểm tra đạt phần trăm [13] Chất lượng việc xác minh thiết kế phụ thuộc vào chất lượng kế hoạch kiểm tra Về mặt chất, độ bao phủ trả lời cho câu hỏi “các trường hợp kiểm thử đưa vào xác minh thiết kế đủ ngẫu nhiên hay chưa?” Trong cấu trúc xác minh đề xuất báo này, mơ hình bao phủ xây dựng từ tập hợp điểm cần bao phủ (coverpoint) Mỗi điểm cần bao phủ liên quan đến chức đặc điểm F.A 4-bit cần xác minh Cụ thể trường hợp này, điểm cần bao phủ tương ứng với ngõ vào cộng tồn phần Thơng thường thiết kế đánh giá tốt có kết độ bao phủ đạt từ 95% trở lên Kết mô Cấu trúc xác minh dựa UVM đề xuất cho F.A 4-bit tiến hành mô sử dụng phần mềm QuestaSim SystemVerilog với phương pháp UVM sử dụng cho việc thiết kế cấu trúc xác minh Bên cạnh đó, SystemVerilog dùng cho việc mô tả F.A 4-bit Rất nhiều trường hợp kiểm tra tạo để xác minh chức F.A 4-bit cách đầy đủ Testbench thiết kế với mục đích xác nhận hoạt động xác mơ hình F.A 4bit dựa liệu cung cấp ba ngõ vào, kiểm chứng kết hai ngõ A=4'b0110 B=4'b0110 Cin = 1'b1 A=4'b0110 B=4'b1101 Cin = 1'b0 S=4'b0011 Cout = 1'b1 A=4'b0101 B=4'b1001 Cin = 1'b1 S=4'b1101 Cout = 1'b0 S=4'b1111 Cout = 1'b0 Hình 7: Kết dạng sóng mơ Hình dạng sóng mơ kết cấu trúc xác minh đề xuất Có tất 4097 tổ hợp ngõ vào tạo ra, vài số bị lặp lại; kết trình tạo ngõ vào ngẫu nhiên Ba số kết mô hiển thị cho thấy cấu trúc xác minh đề xuất hoạt động xác đạt hiệu suất xác minh cao cho F.A 4-bit N.X.Tiến, T.Q.Việt, T.L.T.Đồng / Tạp chí Khoa học Cơng nghệ Đại học Duy Tân 04(41) (2020) 3-12 Đối với phương pháp xác minh truyền thống, kỹ sư thẩm định thiết kế phải trực tiếp nhập giá trị ngõ vào Ví dụ trường hợp này, ngõ vào A B có bits nghĩa có 16 giá trị khác tạo tương ứng cho ngõ vào Ngõ vào Cin có 1-bit, nghĩa tương ứng với giá trị khác tạo Tổng cộng, kỹ sư thẩm định thiết kế phải trực tiếp nhập 512 trường hợp khác để chắn thiết kế hoạt động bình thường So với việc dùng cấu trúc xác minh dựa UVM, cơng việc kiểm tra thủ cơng tốn 11 nhiều thời gian trở nên phức tạp thiết kế hỗn hợp có nhiều ngõ vào cần xác minh Bên cạnh đó, phương pháp xác minh truyền thống khơng có sở để tự động kiểm tra xem trường hợp đưa vào kiểm tra đầy đủ hay chưa Tuy nhiên, phương pháp xác minh đề xuất báo tận dụng chức SystemVerilog để phân tích độ bao phủ cho trường hợp đưa vào kiểm tra Hình 8: Phân tích độ bao phủ cho trường hợp kiểm tra Phân tích độ bao phủ Hình cho thấy rằng, điểm bao phủ cho tất ngõ vào F.A 4-bit đạt hoàn tồn 100% Sự giới hạn thời gian mơ khiến cho việc kết hợp ba ngõ vào chưa hoàn toàn bao phủ hết tất trường hợp Kết độ bao phủ đạt 99.3% (tốt nhiều so với tiêu chuẩn 95%) khẳng định cho hiệu xác minh cao cấu trúc xác minh cho F.A 4-bit đề xuất Kết luận Bài báo trình bày cấu trúc xác minh chức dựa UVM cho cộng toàn phần 4bit Khi so sánh với phương pháp xác minh truyền thống, cấu trúc xác minh khai thác ưu điểm vốn có UVM SystemVerilog để xây dựng nên phương pháp mà bao quát hầu hết trường hợp cần kiểm tra, đảm bảo thiết kế hoạt động xác nhờ dựa vào tổ hợp ngõ vào cung cấp ngẫu nhiên kiểm tra độ bao phủ Hơn nữa, tương lai, cấu trúc xác minh mở rộng dễ dàng để kiểm tra chức cho cộng có số bit ngõ vào cao 8-bit, 16-bit, 32-bit, 64-bit, thiết kế số khác mà không cần phải xây dựng xác minh từ đầu Tài liệu tham khảo [1] T M Pavithran and R Bhakthavatchalu, "UVM based testbench architecture for logic sub-system verification," 2017 International Conference on Technological Advancements in Power and Energy (TAP Energy), Kollam, 2017, pp 1-5 [2] J.Bergeron, “Writingtestbenchesusingsystemverilog,” www.Verificationguild.com, 2006, pp 24 [3] K Salah, "A UVM-based smart functional verification platform: Concepts, pros, cons, and opportunities," 2014 9th International Design and Test Symposium (IDT), Algiers, 2014, pp 94-99 [4] Ron Vogelsong, Ahmed Hussein Osman, Moustafa Mohamed, “Practical RNM with SystemVerilog”, CDNLive 2015, 2015 [5] Walter Hartong and Scott Cranston, “Real Valued Modeling for Mixed Signal Simulation”, Cadence, 2009 [6] Sathishkumar Balasubramanian and Pete Hardee, “Solutions for MixedSignal SoC Verification Using Real Number Models”, Cadence Design Systems, 2013 12 N.X.Tiến, T.Q.Việt, T.L.T.Đồng / Tạp chí Khoa học Công nghệ Đại học Duy Tân 04(41) (2020) 3-12 [7] Accellera, Universal Verification Methodology (UVM) 1.1 User’s Guide, 2011 [8] K A K Maurya, Y R Lakshmanna, K B Sindhuri and N U Kumar, "Design and implementation of 32-bit adders using various full adders," 2017 Innovations in Power and Advanced Computing Technologies (i-PACT), Vellore, 2017, pp 1-6 [9] A K Yadav, B P Shrivatava and A K Dadoriya, "Low power high speed 1-bit full adder circuit design at 45nm CMOS technology," 2017 International Conference on Recent Innovations in Signal processing and Embedded Systems (RISE), Bhopal, 2017, pp 427-432 [10] M Yang and E Oruklu, "Full Adder Circuit Design Using Lateral Gate-All-Around (LGAA) FETs Based on BSIM-CMG Mode," 2018 IEEE 61st International Midwest Symposium on Circuits and Systems (MWSCAS), Windsor, ON, Canada, 2018, pp 420-423 [11] B Ramesh and M A Rani, "Implementation of parallel adders using area efficient quantum dot cellular automata full adder," 2016 10th International Conference on Intelligent Systems and Control (ISCO), Coimbatore, 2016, pp 1-5 [12] N Zhang and Z Duan, "Verification of Hardware Designs: A Case Study," 2011 First ACIS/JNU International Conference on Computers, Networks, Systems and Industrial Engineering, Jeju Island, 2011, pp 198-203 [13] M.F S Oliveira, F Haedicke, R Drechsler, C Kuznik, H.M Le, W Ecker, W Mueller, D Große, V Esen “The System Verification Methodology for Advanced TLM Verification ” ISSS, 2012  ... 04(41) (2020) 3-12 Cấu trúc xác minh cho cộng toàn phần 4-bit đề xuất uvm_build_phase 3.1 Bộ cộng toàn phần 4-bit (F.A 4-bit) Đầu tiên, xét cộng toàn phần 1-bit bao gồm hai cộng bán phần (Hình 3)... cấu trúc xác minh chức dựa UVM cho cộng toàn phần 4bit Khi so sánh với phương pháp xác minh truyền thống, cấu trúc xác minh khai thác ưu điểm vốn có UVM SystemVerilog để xây dựng nên phương pháp. .. chức phần thiết yếu việc xác minh thiết kế Nó ma trận định nghĩa người kiểm tra, dùng để xác minh kế hoạch kiểm tra đạt phần trăm [13] Chất lượng việc xác minh thiết kế phụ thuộc vào chất lượng kế