Báo cáo thí nghiệm kỹ thuật số full

Thí nghiệm Kỹ thuật số của thầy Nguyễn Khắc Phương Tuấn THIẾT KẾ BỘ CỘNG 2 SỐ 4BIT, Thiết kế bộ ALU (Arithmetic and Logic Unit) thực hiện 8 hàm tính toán số học và logic đơn giản, Bộ Alu cộng trừ hai số bốn bit, Thiết kế bộ đếm thập phân các số có 2 chữ số. Mạch thực hiện đếm lên từ 00 đến 99 hoặc đếm xuống từ 99 về 00.

ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA ĐIỆN – ĐIỆN TỬ BỘ MÔN ĐIỆN TỬ -o0o - BÁO CÁO THÍ NGHIỆM KỸ THUẬT SỐ THÍ NGHIỆM TRÊN KIT ALTERA- DE2 Giảng viên hướng dẫn: Nguyễn Khắc Phương Tuấn GVHD: Nguyễn Khắc Phương Tuấn TP HỒ CHÍ MINH, THÁNG 12 NĂM 2019 GVHD: Nguyễn Khắc Phương Tuấn MỤC LỤC GVHD: Nguyễn Khắc Phương Tuấn BÀI THÍ NGHIỆM • MỤC TIÊU: Sinh viên cần tìm hiểu KIT DE2, sử dụng cơng cụ Quartus, cách cài đặt chương trình KIT Altera DE2 FPGA dùng Programmer • TIẾN HÀNH THÍ NGHIỆM: I THÍ NGHIỆM 1.1 TUTORIAL: Sinh viên đọc phần III thí nghiệm thực chương trình Test01 theo bước đưa Giáo viên hướng dẫn kiểm tra kết thực sinh viên thông qua kết mô Các bước thực hiện: Step 1: Trên menu chọn File/New Project Wizard để bắt đầu trình tạo project Step 2: Đặt tên project thiết lập đường dẫn đến thư mục làm việc project Step 3: Add Files Step 4: Chọn device cho project muốn thiết kế Step 5: Tạo file thiết kế cho project Step 6: Viết code chương trình cho thiết kế ngơn ngữ VHDL Step 7: Tiến hành gán pin cho thiết kế cách import Assignments Step 8: Tiến hành biên dịch chương trình GVHD: Nguyễn Khắc Phương Tuấn Code VHDL: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity test01 is port ( SW : in std_logic_vector (1 downto 0); LEDR : out std_logic_vector (1 downto 0)); end entity; architecture behavior of test01 is begin LEDR (1 downto 0)