Đang tải... (xem toàn văn)
Trong bài viết này, tác giả đã sử dụng hàm Green không cân bằng để tính toán hàm truyền, mô phỏng đặc trưng dòng - thế của SET, chương trình mô phỏng được viết sử dụng GUI trong Matlab và dùng phần mềm Intellisuite để thiết kế một quy trình chế tạo SET.
Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 12 Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh MƠ PHỎNG ĐẶC TRƯNG DỊNG ĐIỆN- ĐIỆN THẾ VÀ QUY TRÌNH CHẾ TẠO TRANSISTOR ĐƠN ĐIỆN TỬ (SET) THE SIMULATION OF CURRENT - VOLTAGE CHARACTERISTICS AND FABRICATION PROCESS FOR SINGLE ELECTRON TRANSISTOR (SET) Lê Hoàng Minh Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh Ngày tòa soạn nhận 12/8/2016, ngày phản biện đánh giá 26/9/2016, ngày chấp nhận đăng 28/10/2016 TÓM TẮT Tính tốn mơ SET bước đầu để xác định thông số cần thiết cho cấu trúc SET bước quan trọng để phục vụ cho trình chế tạo Cấu trúc SET phải đáp ứng yêu cầu dòng điện điện phù hợp Điều cho thấy rằng, việc mô cần phải đầu tư mức, để thuận lợi trình chế tạo, tiết kiệm nguyên vật liệu, để sản xuất sản phẩm có giá trị thực tiễn cao, sản xuất sản phẩm thương mại có giá trị Trong báo này, tác giả sử dụng hàm Green không cân để tính tốn hàm truyền, mơ đặc trưng dịng - SET, chương trình mơ viết sử dụng GUI Matlab dùng phần mềm Intellisuite để thiết kế quy trình chế tạo SET Từ khóa: Transistor đơn điện tử; đặc trưng dịng thế;hàm truyền; hàm Green khơng cân q trình chế tạo ABSTRACT Calculation and simulation of SET (Single Electron Transistor) are the first steps to determine necessary parameters for a SET structure, and also very important before the fabrication process Structure of SET has to satisfy criteria about the suitable current and voltage Accordingly, simulation of SET structure takes a key-role and must be invested fully in order to support the fabrication more advantageously save materials significantly, produce highly practical products having commercial value In this research, the authors used non-equilibrium Green's function method to computer transport function of charges, the simulation of current-voltage (I-V) characteristics was programmed by using graphic user guide (GUI) in Matlab and the software Intellisuite in design of fabrication process for SET Key words: Single Electron Transistor; current-voltage characteristic; transport function; non-equilibrium Green's function; fabrication process GIỚI THIỆU SET có đặc tính của một linh kiện chuyển mạch, có khả điều khiển chuyển động từng điện tử một, nhờ đó công suất tiêu tán của SET thấp nhiều so với MOSFET, thích hợp mạch tích hợp chứa hàng tỉ linh kiện Việc xây dựng mơ hình SET chuẩn ứng dụng cho thiết kế vi mạch thực giai giai đoạn nghiên cứu Gần đây, nhiều nhóm nghiên cứu đạt được thành công nhất định việc theo đuổi xây dựng mơ hình mơ cho SET [4, 6] mơ Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh Monte Carlo SIMON [7], MOSES [2], KOSEC [5] và phương pháp phương trình (Master Equation-ME) [8] Trong báo sử dụng phương pháp hàm Green không cân (NEGF) [9] để tính tốn hàm trùn, dao đợng Coulomb, hiệu ứng khóa Coulomb đặc trưng dịng - của SET Chương trình mơ được viết nhờ giao diện đồ họa người sử dụng (GUI) MatLab đưa các bước chế tạo SET, từ đó dùng phần mềm Inlellisuite để mơ quy trình chế tạo SET Phần mềm IntelliSuite sản phẩm của công ty Intellisense cung cấp cho công ty MEMS nhà thiết kế một môi trường thiết kế đầy đủ Phần mềm có mợt mơi trường thiết kế chặt chẽ liên kết phần MEMS lại với chấm lượng tử thông qua tiếp xúc đường hầm Cực cổng ghép với chấm lượng tử thông qua lớp cách điện ngăn không cho điện tử vào chấm lượng tử xuyên hầm lượng tử Do đó, điện tử chỉ có thể vào chấm lượng tử qua lớp tiếp xúc đường hầm a) VD Phần mềm Intellisuite [1] có nhiều chức như: 3D Builer: xây dựng lớp không gian chiều 2D Builder: xây dựng lớp không gian chiều Intellimask: dùng để tạo mặt nạ việc tạo hình lớp màng Intellifab: giống mợt phòng sạch làm từ bước bản đế Si với hướng tùy chọn, đến tạo màng, chiếu tia UV quang khắc TRANSISTOR ĐƠN ĐIỆN TỬ VÀ PHƯƠNG PHÁP HÀM NEGF 2.1 Cấu trúc SET SET là linh kiện chuyển mạch ba cực, có thể truyền điện tử từ cực nguồn đến cực máng từng điện tử một Cấu tạo của SET gồm có chấm lượng tử kích thước thang nanomet bị bao quanh bởi ba cực: cực cổng (G), cực nguồn (S) và cực máng (D) Trong đó cực nguồn và cực máng được ghép với 13 D , CD , RD CG Đảo VG ID VDS S , CS , RS VGS VS b) Hình a) Cấu trúc SET, b) Mơ hình mạch điện tương đương SET 2.2 Phương pháp hàm NEGF Thuật toán hàm Green không cân (Non - Equilibrium Green Function, NEGF) ứng dụng giải phương trình Schrưdinger-Poission kết hợp tính xác śt trùn của điện tử Trong thuật tốn, “không cân bằng” thể hiện độ chênh lệch về lượng hai mức Fermi ở hai tiếp xúc cực nguồn S cực máng D Nhờ hiện tượng không cân này mà các điện tử di chuyển qua kênh dẫn Việc xây dựng mơ hình SET với chấm nhiều mức lượng lượng tử được mô tả ma trận toán tử Hamilton [H] hiệu ứng của ghép nối chấm lượng Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 14 Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh tử đến tiếp xúc được tính tốn xác bởi ma trận self-energy [1(E)] [2(E)] Những ma trận self-energy có kích thước kích thước của ma trận tốn tử Hamilton của chấm lượng tử (hình 2) Hàm số trùn T(E) được tính tốn từ phương pháp NEGF: T(E) Trace[Γ1GΓ2G ] Trace[Γ2GΓ1G ] (5) Trong đó: G [EI H Σ1 Σ ]1 Γ1,2 i[Σ1,2 Σ1,2 ] A1 E GΓ1G A E GΓ G G n A1 f E A f E A i G G A1 A Hình Mơ hình SET với chấm lượng tử nhiều mức lượng Hàm phân bố ứng với mức Fermi được xây dựng tại tiếp xúc cực nguồn cực máng: (6) I - ma trận đơn vị, H - ma trận toán tử Hamilton, 1 2 - ma trận self-energy, 1 2 - ma trận mở rộng phần ảo của ma trận self-energy, A1 A2 - hàm phổ thành phần, A -hàm phổ phần ảo của hàm Green G cho chấm lượng tử 2.3 Mô đặc tuyến I -Vcủa SET f1 E f E μ1 exp E μ1 k BT (1) f E f E μ (2) expE μ k BT 2.3.1 Đặc trưng ID = f (VDS ) bởi điện áp V: µ1 - µ2 = qV Trong đó, E - lượng, kB - số Boltzmann T - nhiệt độ Hàm ma trận mật độ điện tử được cho bởi: A1 E f1 E A E f E dE ρ 2π (3) Dịng điện IDS chạy mạch ngồi được xác định: ID q TE f1 E f E dE h (4) Phương trình (4) là phương trình Landauer Hình Đặc trưng ID - VDS SET với thông số đầu vào vật liệu SiO2; CD = CS = 0.1 aF; RD = RS = M; L = 10 nm; W = 10 nm; tox = 0.6 nm; T = 300 K; VGS thay đổi Tại gốc tọa độ, chưa cấp điện áp vào cực D so với cực S (VDS = 0) mức lượng Fermi cực S và cực D (µ = µ1 = µ2), bên cạnh đó điện áp cổng Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh Khi có một điện áp đặt vào cực D so với cực S (VDS ≠ 0) tạo nên chênh lệch mức lượng Fermi cực D và cực S là µ1 µ2 = eVDS Khi điện cổng VGS đặt vào cực G có các giá trị mV, 100 mV và 200 mV có kết quả hình Vì điện VGS làm dịch chuyển mức lượng của đảo lên và xuống đến mức lượng nằm vào khoảng của chênh lệch mức lượng Fermi cực S và cực D Khi đó có dòng điện chạy từ tiếp xúc cực S xuyên qua kênh dẫn đến tiếp xúc cực D và tạo dòng điện ID (ID ≠ 0) Qua kết quả ở hình ta thấy đợ rộng của vùng khóa Coluomb phụ thuộc vào điện cổng VGS, cổng VGS càng tăng đợ rộng của vùng khóa Coulomb càng giảm và không VGS = e/2CG Trên hình VGS=200m V vùng khố Coulomb khơng Tiếp theo, điện VDS tiếp tục tăng làm mức lượng Fermi cực máng µ2 thấp, nên dịng điện ID tăng chậm Nếu tiếp tục tăng điện VDS lên cao làm cho dòng ID tăng chậm và gần là bão hòa Kết quả của Nicholas Allec, Robert Knobel, Lisang [10] Hình Đặc trưng ID - VDS SET với thông số đầu vào CG = aF; CD = CS = aF; RD = RS = M; T = K [10] Qua kết quả ở hình ta thấy điện áp VGS tăng vùng khóa Coulomb giảm, tiếp tục tăng điện áp VGS lên vùng khóa Coulomb không Kết quả này tương tự kết quả mô 2.3.2 Đặc trưng ID = f (VGS ) Id - Vgs Characteristics 10 Vd=50mV Vd=100mV Vd=200mV Id (nA) VGS = Do đó, không có dòng ID chạy qua kênh dẫn (ID = 0) 15 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 Vgs (V) Hình Đặc trưng ID - VGS SET với thông số đầu vào CD = CS = CG =1 aF; RS = RD = M; VGS =400 mV; T = 300 K; VDS thay đổi Qua kết quả ta thấy VDS thay đổi làm ảnh hưởng đến đặc trưng ID - VGS Cụ thể, VDS càng tăng dịng ID càng tăng và ngược lại Kết quả của mơ hình ME và Monte Carlo [3] Trong hình biểu diễn đặc trưng ID – VGS phụ thuộc vào VDS Qua kết quả ta thấy, VDS càng lớn ID càng lớn và ngược lại Đồng dạng kết quả hình VDS càng tăng dịng ID càng tăng và ngược lại Hình Đặc trưng ID - VGS mơ hình mơ hình đối xứng CG = 0.2 aF; CS = CD = 0.1 aF; RS = RD = M;bT = 300 K [3] Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 16 Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh Ở hình 6, xét VDS =50 mV ta tính được giá trị của điện áp cực cổng tại các đỉnh thứ nhất thứ nhì e/2CG (400 mV) 3e/2CG (1200 mV) tương ứng Hai đỉnh dòng cách khoảng e/CG (800 mV) Dòng ID = 4.2 nA So sánh hai kết quả ta thấy hoàn toàn phù hợp với lý thuyết dao động Coulomb của SET Id - Vgs Characteristics 0.7 0.5 0.4 0.3 0.2 0.1 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 Vgs (V) Hình Đặc trưng ID - VGS SET; bề rộng chấm thay đổi Đặc trưng ID - VGS của SET thay đổi thông số được chọn phạm vi: Id - Vgs Characteristics 0.7 Phạm vi độ dày của lớp điện môi cách ly cực cổng G với kênh dẫn tox từ 0.6nm đến 1nm L = 10nm L = 15nm L = 20nm 0.6 0.5 Id (nA) Phạm vi độ rộng của kênh dẫn 10nm đến 30nm W = 10nm W = 20nm W = 30nm 0.6 Id (nA) Ở hình 5, xét VDS =50mV ta tính được giá trị của điện áp cực cổng tại các đỉnh thứ nhất thứ nhì e/2CG (80mV) 3e/2CG (240 mV) tương ứng Hai đỉnh dòng cách khoảng e/CG (160mV) 0.4 0.3 0.2 Phạm vi độ dài kênh dẫn 10nm đến 20nm 0.1 Điện trở cực máng cực nguồn 1M đến 10M Phạm vi nhiệt độ 300 K đến 400 K 0.05 0.1 0.15 0.25 0.3 0.35 0.4 Hình Đặc trưng ID - VGS SET; bề dài chấm thay đổi Id - Vgs Characteristics Id - Vgs Characteristics 0.12 0.9 400K 300K tox = 0.5nm tox = 0.7nm tox = 1.0nm 0.8 0.1 0.7 X: 0.204 Y: 0.08171 0.08 Id (nA) 0.6 Id (nA) 0.2 Vgs (V) 0.5 0.4 0.3 0.06 0.04 0.2 0.02 0.1 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 Vgs (V) Hình Đặc trưng ID - VGS SET; bề dày lớp cách điện cực cổng thay đổi 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 Vgs (V) Hình 10 Đặc trưng ID - VGS SET; nhiệt độ T thay đổi Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh Làm sạch phiến silic chất cách điện (SOI – Silicon On Insulator) với chất acetone và hydrofluoric để loại bỏ tạp chất và SiO2 tự nhiên từ bề mặt Sau đó, rửa phiến với nước khử ôxy hóa (DI - Deionized) và làm khô Trong đó, ôxít silic ngầm (BOX – Buried silicon Oxide) được phát triển nền silic Id - Vgs Characteristics 0.7 Rs>Rd Rs=Rd 0.6 Id (nA) 0.5 0.4 0.3 0.2 0.1 0 0.1 0.2 0.3 0.4 0.5 0.6 17 0.7 Bước Vgs (V) Hình 11 Đặc trưng ID - VGS SET đối xứng bất đối xứng Qua kết quả ở hình giảm độ dày lớp điện môi cách ly cực cổng với kênh dẫn hay tăng kích thước độ rộng ở hình đợ dài ở hình của kênh lên đặc trưng dòng điện – điện của SET Các thông số ảnh hưởng đến tụ cực cổng, tụ này càng lớn dịng qua chấm lượng tử càng giảm Qua kết quả ở hình 10 ảnh hưởng của nhiệt đợ lên đặc trưng dịng điện – điện của SET, nhiệt đợ tăng đợ rợng vùng khóa Coulomb giảm, ngưỡng giảm, biên đợ dịng đỉnh giảm Qua kết quả ở hình 11 ảnh hưởng của hiện tượng đối xứng bất đối xứng của điện trở cực nguồn cực máng lên đặc trưng dòng – của SET tăng giá trị điện trở cực nguồn dịng qua chấm lượng tử giảm Từ ta chọn kích thước tối ưu cho SET kích thước chấm lượng tử 10nm Amorphous silicon SiO2 Si Si BOX SiO2 Nên - Si Hình 13 Phủ lớp SiO2 Phủ SiO2 mỏng 30 nm và amorphous silicon 40 nm được lắng đọng liên tục bề mặt phiến dùng kỹ thuật lắng đọng bay hóa học gia tăng vật lý Bước PMMA Amorphous silicon SiO2 QUY TRÌNH CHẾ TẠO SET Si 3.1 Các bước hình thành cấu trúc lớp mẫu SET ( hình 21) Bước Si BOX Nên - Si Si SiSi BOX Nên - Si Nên - Si Hình 12 Làm phiến Si Hình 14 Phủ lớp cản quang Một lớp cản quang thủy tinh hữu (PMMA – Polymethy methacrylate) mỏng 50 nm được phủ lớp amorphous silicon để tạo khn mẫu Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 18 Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh Bước Bước Ngn Ơxit cơng Cơng Poly - silicon Mang SiO2 SiSi SiO2 SiSi BOX BOX Nên - Si Si Nên - SiSi Hình 17 Cổng Poly - silicon hình thành Hình 15 Mặt nạ thứ Mợt mặt nạ thứ nhất được in lớp PMMA dùng quy trình quang khắc chùm điện tử Sau phơi bày ra, phiến được sấy khô ở 950C trước nhúng vào dung dịch tráng rửa Cuối dùng, lớp ôxít dưới PMMA bị ăn mòn dùng kỹ thuật ăn mòn plasma mật đợ cao Lớp ăn mịn ơxít trở thành nguồn, máng và dây nanô của SET Sau vùng khơng mặt nạ bị ăn mịn, cổng Poly - silicon được hình thành lớp ơxít cổng Bước SiO2 Si Si BOX Bước Poly - silicon Si Nên - Si PMMA Hình 18 Quá trình quang khắc Bước SiO2 Si Si BOX Kế tiếp bước quang khắc khác được sử dụng để khuôn mẫu lớp ôxít tạo thành các lỗ tiếp xúc, thông qua đó đệm đầu dị nhơm tiếp xúc với silic Cơng Poly – silicon pha Phơtpho Nên - SiSi S Hình 16 Lắng động lớp Poly - silicon Một lớp Poly - silicon mỏng 60 nm được lắng đọng ôxít cổng Sau đó, mặt nạ thứ hai được in lớp ôxít cổng dùng quy trình quang khắc chùm điện tử SiO2 D Si B0X Nền - SiSi Hình 19 Hình thành tiếp xúc điện cực Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh Bước Một lần tiếp xúc được mở ra, một lớp nhôm 200 nm được bay toàn bề mặt của phiến dùng môđun lắng đọng bay vật lý (PVD - Physical Vapor Deposition) nhôm 19 Bước 1: Tạo đế Si hướng 100, bề dày 70.000nm, đường kính 100nm, điện trở 0.5 ohm-cm, phủ lớp Si02 phương pháp PECVD ( Physical Enhanced Chemical Vapor Deposition) Al Al S D SiO2 Si Si BOX Nên - Si Si Hình 23 Tạo đế Si trình phủ lớp Hình 20 Quá trình quang khắc Bước 10 Bước quang khắc cuối được dùng để tạo khuôn mẫu đệm đầu dò và tiếp xúc G Bước 2: Phủ lớp cản quang dày 300nm, quang khắc phương pháp X-ray dùng mặt nạ (mask 1), bề dày 100.000nm Ăn mòn lớp cản quang, thời gian ăn mòn phút, nhiệt đợ ăn mịn 200C Al Al S D SiO2 Si Si BOX Nên - SiSi Hình 21 Cấu trúc SET 3.2 Mơ quy trình chế tạo SET Hình 24 Phủ lớp cản quang, quang khắc, ăn mòn Trong phần tác giả mô tả các bước chế tạo SET phần mềm Intellsuite Bước 3: Ăn mòn lớp Amorphous Silicon phương pháp Dry –SF6 plasma, thời gian ăn mòn 15 phút, ăn mòn hết lớp cản quang cịn lại Hình 22 Quy trình chế tạo SET Hình 25 Q trình ăn mịn hết lớp cản quang Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 20 Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh Bước 4: Phủ lớp Poly Silicon phương pháp phương pháp PECVD, bề dày 100nm, phủ lớp cản quang Quang khắc phương pháp X-ray dùng mask2, ăn mòn chất cản quang Bước 7: Phủ lớp cản quang, quang khắc dùng mask3, ăn mòn chất cản quang Hình 29 Phủ lớp cản quang, quang khắc mask 3, ăn mòn Hình 26 Phủ lớp Poly Silicon, lớp cản quang, q trình quang khắc Bước 5: Ăn mịn lớp Poly Silicon phương pháp Dry –SF6 plasma, ăn mòn hết chất cản quang lại Bước 8: Ăn mòn lớp Al phương pháp ăn mòn ướt, ăn mòn chất cản quang màu vàng lại Hình 30 Cấu trúc SET hình thành Hình 27 Ăn mịn lớp Poly Silicon KẾT LUẬN Dựa vào mơ hình SET tác giả tính hàm Bước 6: Tiếp tục phủ lớp cản quang, quang phân bố, mật độ trạng thái, mật đợ điện tử, khắc dùng lại mask 1, ăn mịn chất cản quang, dòng điện nguồn-máng của SET dựa vào ăn mòn lớp SiO2 phương pháp ăn mòn phương pháp hàm Green khơng cân bằng, ướt, ăn mịn hết chất cản quang cịn lại Phủ kết quả mơ đặc trưng dòng-thế Al phương pháp Sputter magnetron bề được so sánh với kết quả mô dày 100nm được công bố [10,3] Khảo sát ảnh hưởng của bề dày của lớp oxide cách điện, chiều dài đảo, chiều rộng đảo, nhiệt độ T, đối xứng bất đối xứng của các điện trở cực nguồn cực máng lên đặc trưng dòng – của SET Bằng cách sử dụng phần mềm Intellisuite, tác giả đưa các bước để tạo các điện cực SET mô các bước quy trình chế tạo linh kiện SET trước đưa sản xuất thử nghiệm hàng loạt Tiến trình chế Hình 28 Phủ lớp cản quang, quang khắc tạo tính chất của linh kiện được quan mask 1, ăn mịn Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh sát rõ ràng Intellisuite, nhờ mà đảm bảo được tính thiết kế của linh kiện đó giá 21 thành sản xuất được giảm đáng kể giảm bớt sai hỏng sản xuất TÀI LIỆU THAM KHẢO [1] [2] Intellisuite user guide, version 8.0/PC, 2005 R H Chen, A N Karotkov, and K K Likharev, A new logic family based on single electron transistors, Proceedings of Device Res Conf., p 44-45, 1995 [3] C Wasshuber, SIMON- A simulation for single Electron Tunnel devices and circuits, IEEE Trans on CAD.,Vol.16, N09, pp 937-944, 1997 [4] K Uchida, K Matsuzawa, J Koga, R Ohba, S Takagi, and A Toriumi, Analytical Single Electron Transistor (SET) model design and analysis of realistic SET circuits, Jnp J Appl Phys., vol 39, pp 2321-2324, 2000 [5] Y S Yu, J H Oh, S W Hawng, and D Ahn, Implementation of single electron circuit simulation by SPICE: KOSEC-SPICE, Proceedings of Asia Pacific Workshop on fundamental application of advanced semiconductor device, p 85-90, 2000 [6] S Mahapatra, A.M Ionescu, and K Banerjee (2002), A quasi-analytical SET model for few electron circuit simulation, IEEE Trans Electron Devices, vol 23, no 7, 2002 [7] C Wasshuber , Computational Electronics, New York: Springer-Verlag, 2002 [8] K K Likharev, SETTRAN - A simulator for single lectron transistor, Available: http://hana.physics.sunysb.edu/set/software [9] Supriyo Datta, Quantum Transport: Atom to Transistor, Cambridge University Press, 2005 [10] Nicholas Allec, Robert Knobel, Lisang , Adaptive Simulation of Single – Electron Devices , 978-3-9810801-3-1/ Date 082008EDAA Tác giả chịu trách nhiệm viết Lê Hoàng Minh Trường Đại học Sư phạm Kỹ thuật TP.HCM Email: minhlh@hcmute.edu.vn ... self-energy, 1 2 - ma trận mở rộng phần ảo của ma trận self-energy, A1 A2 - hàm phổ thành phần, A -hàm phổ phần ảo của hàm Green G cho chấm lượng tử 2.3 Mô đặc tuyến I -Vcủa SET f1 E... (3) Dòng điện IDS chạy mạch được xác định: ID q TE f1 E f E dE h (4) Phương trình (4) là phương trình Landauer Hình Đặc trưng ID - VDS SET với thông số đầu vào vật... (V) Hình Đặc trưng ID - VGS SET; bề rộng chấm thay đổi Đặc trưng ID - VGS của SET thay đổi thông số được chọn phạm vi: Id - Vgs Characteristics 0.7 Phạm vi độ dày của lớp điện môi cách