Thiết kế và thực tiễn hệ thống trên một chip cho một số ứng dụng đo lường, điều khiển và giám sát môi trường qua mạng ethernet

ĐẠI HỌC QUÓC GIA HẢ NỘI T R Ư Ờ N G ĐẠI HỌC CƠNG NGHỆ• • • B \ C Á O N G H IỆ• M THU ĐÈ TÀI KHOA HỌC CƠNG NGHỆ• • Đồ tài t r ọ n g đ i é m c ấ p Đ i họ c Q u ố c g i a H N ội (d ê tài đư ợc thực b ổ i nhóm nghiên cừĩt Thiêt kẽ vi m ạch tích hợp, P h òng thi nghiệm m ục tiêu H ệ thonẹ tích hợp thôniỊ minh) Thiết kế thực hệ thống chip cho số ứng dụng đo lường, điều khiển giám sát môi trường qua mạng Ethernet Mã số: PƯF.08.06 Chủ nhiệm đề tài: PGS.TS Trần Quang Vinh Thư ký khoa học: TS Trần Xuân Tú Hà Nội, 12/2010 Mục lục ■ ■ M ục lụ c I D anh mục từ viết t ắ t N hũng người th am gia th ự c h iệ n D anh sách hình v ẽ D anh sách b an g ró m tắ t kết q u ả củ a đề tà i 10 SUMMARY 13 ( h u o n s 1- G iói thiệu c h u n g 16 1.1 Thiêt kế vi m ạch xu th ế tích hợp m ột ch ip 16 1.2 M ue tiều cùa đ ề t i 18 1.3 Bỏ cụ c báo c o 19 C hương Hệ thống chip p hư ơng pháp thiết k ế 20 y H ệ thốn g trẽn c h ip 20 2.2 C c kiên trúc truyền thông truyên thôn% 22 2.3 P liư n g p h p th iết k ế 24 2.3.1 Quy trình thiết kế V LSI 24 2.3.2 Các phương pháp thiết kế 2.4 VLSI điển hình 27 Thiết k ế hệ thon g chip với X ilinx design f lo w 30 C hương Mô tả thiết kế hệ thống C o M o S y 33 / B ài toán th iết k ế ỈJ 3.2 H ệ thống C oM oS y khôi chức n ă n g 35 3.2.1 Đơn vị xử lý trung tâ m 36 3.2.2 Các đơn vị giao tiếp n h 38 3.2.3 Các đơn vị giao tiếp ngoại v i 41 3.2.4 Khối truyền thông c h ip 50 3.2.5 Các khối chức khác > ì 3.3 K há nâ ng m rộní> k h i chức n ă n íỊ C h u ô n g 53 T hự c inô hình hóa, kiếm chứng kiếm th ụ c lõi điều khiến VGA 55 4.1 Mỏ hình hóa thiêt kế lõi điều khiên V G A 55 4.2 M ô p h ò n g kiêm ng thiết kế lồi điểu khiên V G A 55 4.3 Kiếm thực thiết k ế 57 C hirong T hự c p hần cứng F P G A 59 / P h ơng p h p thực ph ần cứng F P G A 59 5.2 Câu hình tham sơ cho lõi I P 60 5.3 K êt tôn g hợp lô -g ic F P G A 62 5.4 K ết thự c thi F P G A 65 C h n g Xây d ự n g p latfo rm phần m ềm 67 6.1 Y tướng c s x â y dự ng platform phản m êm 67 6.2 Kiên trúc p la tfo rm p h ân niêm cùa hệ thong C o M o S v ổ 6.2.1 Mỏ ta chung vê platform phần m ề m 67 6.2.2 Driver cho lõi điều khiển V G A 68 6.2.3 Driver cho bàn phím P S /2 69 6.2.4 Nhân điều hành hệ thống x ilk em el 69 6.2.5 TCP/IP lib rary 70 6.2.6 Jpeg library 71 6.2.7 Tầng quản lý applet (Applet m anagem ent) 6.3 Thực ph án X ilinx Platform Studio S D K 74 6.3.1 Các công cụ phát triển kiêm chứng phân m ề m 74 6.3.2 Quá trình xây dựng platform phần m ề m 76 C h u ô n g Xây d ự n g ứng dụng th nghiệm cho hệ thống C oM oSy 78 / M ột sỏ c hệ thơn g 7(S 7.2 M ột vài b i toán ứng dụ ng thừ n g h iệm HO 7.2.1 Đo lường hiên thị kết hình 80 7.2.2 Điều khiến bắt ảnh từ camera gắn với máy tính từ xa hiến thị lên hình VGA 81 C hư o n g K ct lu ận triến vọng 85 Tài liệu tham k h áo 87 Phụ lục A Nội d u n g file cấu hình platform p hần c ứ n g 89 P h ụ lục B P hụ lục c M ã nị>u»n V H D L c ủ a lõi đ iề u k hi ế n V G A 97 Mã nguồn c tầng quán lý a p p l e t - - ( A p p l e t M a n a g e m e n t ) 104 Danh mục từ viết tắt ■ T viết tà t M ô »à ADC Analog to Digital Converter API Application Programming Interface ASIC Application Specific Integrated Circuit BFL Bus Functional Language BFM Bus Functional Model DAC Digital to Analog Converter DCM Digital Clock Management DDR Double Data Rate DMA Direct Memory Access EMAC Ethernet Media Access Controller FPG A Field-Programmable Gate Array F PU Floating Point Unit FSL Fast Simplex Link GPIO General Purpose Input/Output LMB Local Memory Bus LUT Look-up-table MMU Memory Management Unit OPB On-chip Peripheral Bus PLB Processor Local Bus PLL Phase-Locked Loop PS/2 Personal System/2 RISC Reduced Instruction Set Computer S DM A Soft Direct Memory Access SDRAM Synchronous Dynamic Random Access Memory SPI Serial Peripheral Interlace Tu viel tat M o tä UART Universal Asynchrouns Receiver/Transmitter USART Univeral Synchronous and Asynchronous Receiver Transmitter VGA Video Graphics Array VHSIC Very High Speed Integrated Circuit VHDL VHSIC Hardware Description Language XCL Xilinx CacheLink XPS Xilinx Platform Studio - - Những người tham gia thực De tài thực bơi nhóm nghiên cứu Thiết kế VI mạch tích hợp YSD (VLSI Systems Design) Phòng thí nghiệm mục tiêu Hệ thơng tích hợp thông minh Trường Đại học Công nghệ Danh sách liệt kê thành viên nhóm thực dè tài STT Họ tên Học hàrn, học vị C q uan công tác Trần Quang Vinh Phó Giáo sư, Tiến sỹ Trường ĐI Ỉ Cơng nghệ Trần Xuân Tú Tiến sỹ Trường ĐM Công nụhệ Nguyền Neọc Binh Phó Giáo sư, Tiên sỹ Trường ĐH Công nghệ Yves Bernard Tiến sỳ Đại học Paris-Sud 1 Trần Văn Huấn Cử nhân Trường ĐH Công nghệ Nguyễn Văn Miên Cử nhân Trường ĐH Công nghệ Nguyễn Ngọc Mai Thạc sỹ Trường ĐH Công nghệ Bùi Duy Hiếu Cử nhân Trường ĐH Công nghệ Vũ Thị Kim Nhung Iỉọc viên cao học Trường ĐI ỉ Công nghệ Phan Hải Phong Học viên cao học Trường ĐH Công nghệ 10 Danh sách hình vẽ Hình 1.1: Doanh thu hãng công nghiệp điện tu hàng đầu thô giới (năm 2008, 2009) 16 Hình 1.2: Vi điêu khiên ARM dược xây dựng theo kiến trúc hệthơng chip .17 Hình 2.1 : Kiên trúc hệ thống chip điên hhình 20 I lình 2.2: Kiên trúc kết nối hệ thống chip 22 Hình 2.3: Mơ hỉnh bus phàn tầng 23 1lình 2.4: Luồng thiết kế V LSI 25 1lình 2.5: Phương pháp thiết kế full-custom 27 I lình 2.6: Phương pháp thiết kế bán phần, a) Te bào chuẩn theo hàng; b)Gate array (máng cổng) 28 Hình 2.7: Phương pháp thiết kế sử dụng FPGA .29 Hình 2.8: Luồng thiết kế theo công nghệ FPGA hãng Xilinx Ị 181 .31 1lình 2.9: Lưu đồ thiết kế hệ thống nhúng với EDK ị 19] .32 1lình 3.1: Sơ đồ khối hộ thống CoM oSy 33 Hình 3.2: Sơ đồ khối chức hệ thống CoM oSy 36 Hình 3.3: Sơ đồ khối lõi vi xử lý M icroBlaze 37 Hình 3.4: Sơ đồ khối điều khiển XPS MCH EM C 40 I lình 3.5: Sơ đồ khơi lõi điều khicn VGA 41 Hình 3.6: Sơ đồ khối cita XPS Ethernet Lite M AC 44 1lình 3.7: Sơ đồ khối lõi XPS PS/2 Controller 46 Hình 3.8: Sơ đồ khối cưa lõi XPS UART Lite 47 I lình 3.9: Sơ đồ khối lõi XPS SPI 48 Hình 3.10: Sơ đồ khối lõi XPS GPIO 50 Hình 3.11: Sơ đồ khối lõi XPS Timer/Counter 51 Hình 3.12: Mơ hình sử dụng nhiều lõi Interrupt controller hệ thônR 52 Hình 3.13: Sơ đồ khối lõi Clock generator 53 Hình 4.1 : Mơ hình kiêm chứng lõi điều khiển VGA 56 1lình 4.2: Lưu thực kiểm chứng 56 Hình 4.3: Hệ thống kicm thực lòi điều khiến VGA 57 1lình 4.4: Kết qua hiên thị ánh trẽn kit phát triển M L410 58 ! lình 1: Lưu dơ thực phần cứng Xilinx FPGA 59 I lình 5.2: Hệ thống CoM oSy phần mềm X PS 62 Hình 6.1: c ấ u trúc platíorm phần m ềm 68 I lình 6.2: Hai khơng gian hiên thị .68 Hình 6.3: Các thành phần bên X ilkem cl 70 Hình 6.4: Các tiến trình tầng quản lý applet 72 Hình 6.5: Lưu đồ sử dụng công cụ phát trien [41 ] 75 Hình 7.1: Sơ đồ khối hệ thống dem o 79 Hình 7.2: Minh họa trình theo dõi thay đổi trạng thái lối vào từ cảm biến 81 Hình 7.3: Lưu đồ ứng dụng bắt ảnh từ xa 81 Mình 7.4: Kct quà chạy ứng dụntỉ kit Spartan-3E 83 Hình 7.5: Kết chạy ứng dụng kit ML410 K4 - - Danh sách bảng Bảng Các tín hiệu vào/ra kết n v i chip nhớ n g o i 40 Bang Các chế độ hiên th ị hình [ ] 42 Bàng Các tín h iệu vào/ra giao diện V G A 43 Báng Các tín h iệu o/ra giao diện XPS Ethernet L ite M A C 44 Bàng Các tín h iệu vào/ra giao diện U A R T .47 Báng Các tín hiệu vào/ra giao diện XPS SP1 49 Báng Két quà tố n g hợp ỉô -g ic M ic ro B la z e 62 Báng Kết qua tổ ng hợp lô -g ic m ô-đun M P M C 63 B ảng K ct tô n g hợp lô -g ic m ô-đun M C II M C E .63 Bàng 10 K-ết tổ n g hợp lô -g ic m ô-đun In te rru p t c o n tro llc r .63 Báng 11 Kết tồ n g hợp lô -g ic m ô-đun E M A C 63 Bảng 12 K ết quà to n g hợp lô -g ic m ô-đun PS/2 C o n tr o lle r 64 Báng 13 K ế t qua tô n g họp lô -g ic m ô-đun U A R T 64 Báng, 14 K ế t tồn g hợp lô -g ic m ô-đun SP1 64 Bàng 15 K et tô n g hợp lỏ -g ic m ô-đun V G A 64 Báng 16 K e t quà tô n g hợp lô -g ic m ô-đun T im c r 64 Báng 17 K ết thực th i hệ thống C o M o S y .65 Báng 18 C ông suất tic u thụ tĩn h đ ộ n g 66 Bảng 19 C ông suất tiêu th ụ từ ng đối tư ợng vật l v 66 Bảng 20 Cấu hình tham so cho x ilk e m e l .76 Báng 21 Cấu hình tham số cho thư viện lw ip 77 -9- ĐẠI HỌC QUỐC GIA HÀ NỌỈ TR Ư Ờ N G ĐẠI HỌC CƠNG NGHỆ • • • VŨ THỊ KIM NHUNG NGHIÊN c ủ u VÀ TRLÉN KHAI HỆ VI x LÝ TRÊN C SỞ LÕI VI XỬ LÝ MICROBLAZE, THỬ NGHIỆM ỨNG DỤNG TRÊN FPGA Ngành: Chuyên ngành: Mã sổ: Công nghệ Điện tử - Viễn thông Kỹ thuật điện tử 60 52 70 LUẬN VĂN THẠC sĩ NGƯỜI H ướiN G DẪN KHOA HỌC: TS Trần Xuân l ú * Hà N ộ i -2010 ĐẠI HỌC ỌƯỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ NGUYỄN THỊ TOAN NGHIÊN CỦU, THIÉT KÉ VÀ MƠ HÌNH HĨA MẠNG TRÊN CHIP (NOC: NETWORK - ON - CHIP) VỚI CÁU TRÚC LIÊN KÉT 2D - MESH LUẬN VÀN THẠC s ĩ Hà N ộ i -2010 w ĐẠI HỌC ỌUỐC GIA HÀ NỘ[ TRƯỜNG ĐẠI HỌC CƠNC NGHỆ • • • NGUYỄN THỊ TOAN NGHIÊN c ứ , THIẾT KÉ VÀ MƠ HÌNH HÓA MẠNG TRÊN CHIP (NOC: NETWORK - ON - CHIP) VĨI CẤU TRỦC LIÊN KÉT 2D - MESH Ngành: Cơng nghệ Điện tử - Viễn thông Chuyên ngành: Kỹ thuật điện tử Mã số: 60 52 70 LUẬN VĂN THẠC sĩ NGƯỜI HƯỚNG DẪN KHOA HỌC: TS Trần Xuân Tú Hà N ộ i -2 [fe PÔLE UNIVERSITAIRES FRANÇAISE, HA NOI UNIVERSITY OF PARIS-SUD 11 UNIVERSITY OF ENGINEERING & TECHNOLOGY Master of Information, Systems and Technology Pôi.is IN rvhnhtmirs F unỗa ằ M A S T E R T H E S IS Performance Analysis of Network-on-Chip Architecture using NS-3 DUONG THU MAY Supervisor: D r X u a n - T u T r a n Novem ber 201U PƠLE UNIVERSITAIRE FRANÇAISE, HANOI U N I V E R S I T Y OK U N I V E R S I T Y OK P A R I S - S U D 11 ENGINEERING AND TECHNOLOGY M A ST E R T H E SIS Master of Information, Systems and Technology NGUYEN Ngoc-Mai M APPING A VIDEO APPLICATION ONTO AN NOC ARCHITECTURE Supervisors: Dr Xuan-Tu TRAN Dr Pascal VIVET Novem ber 2010 B ộ G IA O D Ụ C V A Đ A O T Ạ O ĐẠI HỌC HUẾ TRƯỜNG ĐẠI HỌC KHO A HỌC Klioa Vật Lý Bộ môn: Điện Tử Viễn Thơng LÊ XN HIÉN THIÉT KÉ, MƠ HÌNH HĨA VÀ THỤC THI B ộ NHÂN NHANH TRÊN FPGA ĐÒ ÁN TĨT NGHIỆP Ngành: Điện tử - Viễn Thơng Huế - 2009 BỌ GIAO DỤC VA ĐAO TẠO ĐẠI HỌC HUẾ TRƯỜNG ĐẠI HỢC KHOA HỌC Khoa Vật Lý Bộ môn: Điện Tử Viễn Thông LÊ XUÂN HI ÉN THIÉT KÉ, MƠ HÌNH HĨA VÀ THỤC THI B ộ NHÂN NHANH TRỂN FPGA ĐỒ ÁN TÓT NGHIỆP Ngành: Điện tử - Viễn Thông Giáo viên hướng dẫn: TS Trần Xuân Tú Trường Đại học Công Nghệ, Đại học Quốc gia Hà Nội H u ế - 2009 ĐẠI HỌC Q UỐ C GIA HÀ NỘI T R Ư Ờ N G ĐẠI HỌC C Ô N G NG H Ệ Nguyễn Ngọc Mai THIÉT KẾ, MƠ HÌNH HĨA VÀ TH ỤC HIỆN TRÊN FPGA VI X Ử LÝ BIT THEO KIẾN TRÚC 8051 K H O Á L U Ậ N T Ố T N G H IỆ P Đ Ạ I H Ọ C H Ệ C H ÍN H Q U Y Ngành: Công nghệ Điện tử Viễn thơng Cán hưóng dẫn: PGS.TS Trần Quang Vinh TS Trần Xuân Tú HÀ NỘI - 2009 V IE T N A M N ATIO N A L UNIVERSITY HANOI University of Engineering and Technology THESIS Modeling and Simulation of a JP E G encoder Author: Duy-Hieu Bui Hanoi, 2010 ĐẠI HỌC QUÓC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CƠNG NGHỆ Ngơ Văn Chun THỤC THI B ộ LỢC TÁI TẠO HỈNH ẢNH • • • • DEBLOCKING TRONG Mà HĨA TÍN HIỆU H.264/AVC KHĨA LUẬN TĨT NGHIỆP ĐẠI HỌC HỆ CHÍNH QUY • • • • Ngành: Cơng nghệ Điện tử - Viễn thông HÀ NỘI - • DẠI H Ọ C ĐẢ N Ả N G T R Ư Ờ N G DẠI H Ọ C B Á C H K H O A KHOA CÔNG NGHỆ THÔNG TIN Tel ( - 1 ) 949, Fax (8 4-51 1) 842 771 W ebsite: itf.ud.edu.v n E-m ail: cnttfirrud.edu.vn r a 3IT FACULTY ? ĐÒ ÁN TĨT NGHIỆP NGÀNH CƠNG NGHỆ THƠNG TIN ■ Mà NGÀNH: 05115 ĐÈ TÀI: XÂY DỤNG THUẬT TOÁN THỤC HIỆN PHỎNG ĐOẢN NỘI ẢNH TRONG CHƯẤN NÉN TÍN HIỆU VIDEO H.264/AVC NGÀY BẢO VỆ: 15-16/06/2010 SINH VIÊN LỚP : NGUYỄN VIỆT THÁNG : 05T3 ĐÀ NẢNG, 06/2010 Đ Ạ I H Ọ C Q U Ò C G IA H À N Ộ I T R Ư Ờ N G ĐẠI H Ọ C C Ô N G N G H Ệ S in h v iên N g h iê n u K h o a học T h iế t kế b ộ m ã h ó a E n t r o p y sử d ụ n g t h u ậ t t o n H u ffm a n S i n h viên: B ù i D u y H iế u H ướng dẫn: TS T rầ n X u â n Tú H Nội - 3/2010 DẠI H Ọ C C Ô N G N G H Ệ DẠI H Ọ C Q U Ố C GIA HÀ N Ộ I Khoa Điện tử - Viễn thông BÁO CÁO N G H I Ê N c ứ u K H O A HỌ C SINH VIÊN Đ ề tà i T hiết kế mơ hình hố định tuyến tái cấu hình dùng cho m ạng chip Sinh viên: M SSV : Lớp: G iảng viên hướng dẫn H À NỘI - / Dặng Nam Khánh 70 20 218 Q H -2 0 -Í/ C Q -D TS Trần Xuân Tú ĐẠI H Ọ C QIIÓC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Khoa Điện tử - Viễn thông Báo cáo Nghiên cứu khoa học Đề tải: THIẾT KÉ TỐI ƯU B ộ BIỂN ĐÓI COSIN RỜI RẠC (DCT) Thực hiện: Nguyên Văn Tuân Lớp: K 52Đ MSSV: 07020448 H ướng dân: TS Trân Xuân Tú Trần Văn Huấn V IE T N A M N A T IO N A L UNIVE RSIT Y, HANOI U N IV E R S IT Y OF E N GIN E ER IN G AND T E C H N O L O G Y SY STEM D ESIG N Mapping an MJPEG decoder on to CoMoSy platform Advisor: Dr Tran Xuan Tu Student: Do The Tan J an ua ry 15th, 2010 ... iế t kế thực hệ thống m ột chip cho m ột số ứne dụng lư ờng, điều khiên giám sát m ôi trư ờng qua mạn tỉ Ethernet - mã số P U F 08 06, nhóm nghiên cứu thu nhiều kết kha quan, đáp ứng dược yêu... chứng sử dụng trìn h thực đề tài 2.3 Phương pháp thiết kế T ro ng thiết kế hệ thố ng chip, p h uơn g pháp thiết kế T O P -D O W N kết hợp vó’i phương pháp thiết ke B O T T O M -U P thường áp dụng. .. mạch cụ the có tính ứng dụng thựcc tiễn cao, nham tớ i ứng dụng đo lư ờng điều khiến, tự động hoá dựa công nghệ F PG A Nhằm clúrnu m in h kha ứng dụng cua hộ thống th iế t kế tro n g khuôn khỏ