dien tu so

ĐIỆN TỬ SỐ Chương 5 Mạch logic dãy Mô hình mạch logic dãy • Mạch logic dãy (Sequential logic) là mạch logic có tính chất nhớ, có khâu trễ • Trạng thái tiếp theo của mạch logic dãy phụ thuộc vào giá trị của tập biến kích thích ở lối vào và trạng thái hiện tại của mạch • Mạch logic dãy thường hoạt động đồng bộ theo sự điều khiển của tín hiệu nhịp clock Flip-flop • Flip-flop là mạch logic có hai trạng thái ổn định (bi-stable), nó có thể thay đổi hoặc giữ nguyên trạng thái tuỳ thuộc vào các tín hiệu kích thích ở các lối vào của nó. • Các flip-flops có thể được đồng bộ từ một dãy tín hiệu nhịp gọi là clock (theo mức hoặc sườn xung clock) • Dạng flip flop đơn giản nhất là R-S flip flop - có hai lối vào R (Reset) và S (Set), được mô tả như sau: Tổng hợp R-S Flip flop • Mô tả quan hệ giữa biến ra Q (tiếp theo) với các biến vào S, R và biến ra Q (hiện tại) • Biến đổi biểu thức và thực hiện R-S flip flop bằng các cổng logic cơ bản Tín hiệu đồng bộ Flip flop • Các Flip flop thường được hoạt kích để nhận thông tin nhờ một tín hiệu đồng bộ gọi là clock • Tín hiệu clock có thể tích cực: – theo mức (cao, thấp) – theo sườn (lên, xuống) • Flip flop chỉ có thể trao đổi thông tin khi tín hiệu clock tích cực. Khi clock không tích cực thì Flip flop giữ nguyên trạng thái CLK S R Q Q’ ‘0’ x x Q Q’ ‘1’ 0 0 1 1 0 1 0 1 Q 0 1 x Q’ 1 0 x Các R-S Flip flop • Các FF thường được đồng bộ bằng tín hiệu clock • Dùng FF kiểu Master- Slave để đảm bảo truyền tin cậy Flip Flop hoạt kích theo sườn J-K Flip flop • So sánh J-K Flip flop với R-S Flip flop: – S = J.Q’ và – R = K.Q • Có thể tạo J-K FF từ một R- S FF theo sơ đồ sau: Tạo J-K Flip flop • Để đảm bảo truyền tín hiệu tin cậy, thường tạo J-K flip flop từ R-S flip flop kiểu Master-Slave • Khi đó J-K flip flop được hoạt kích theo sườn D Flip flop và T Flip flop • Theo bảng trạng thái của các FF, có thể tạo DFF và TFF từ J-KFF như sau: – DFF: D = J = K’ – TFF: T = J = K [...]... phân chia thành các loại sau: – Vào nối tiếp ra nối tiếp (SISO), ví dụ: 4006 (18 nhịp), 4517 (64 nhịp), 4557 (64 nhịp), 4562 (128 nhịp) … – Vào nối tiếp ra song song (SIPO), ví dụ: 4015 (4 bit), 4094 (8 bit), 74164 (8 bit) … – Vào song song ra nối tiếp (PISO), ví dụ: 4014, 4021, 74165, 74166 đều là các thanh ghi 8 bit – Vào song song ra song song (PIPO), ví dụ: 7495, 74195, 74395, 4035 (4 bit), 74323... liệu (Data Storage Register) được tạo ra bằng cách dùng các D flip-flop nối ‘song song với nhau’ • Có thể dùng thêm các buffer 3-trạng thái để tạo cơ chế đọc (‘Read’) cho các thanh ghi • Ví dụ: 74273, 74373, 74374 … Một số vi mạch thanh ghi Thanh ghi dịch (Shift Register) • Thanh ghi dịch được dùng để: – Biến đổi mã song song  nối tiếp – Tạo trễ cho các dãy tín hiệu số • Phần tử cơ bản của thanh... flip-flop Đó là: – Clear (CLR), có tác dung điều khiển để Q = 0 – Preset (PR), làm cho Q = 1 Quan hệ thời gian ở Flip Flop • “Cửa sổ” thời gian của Flip flop được xác định bởi: – tsu: thời gian chuẩn bị (Setup) – tín hiệu vào cần phải xác lập ổn định ở một khoảng thời gian ≥ tsu, trước khi có ‘sự kiện’ clock – th: thời gian duy trì (Hold) – tín hiệu vào cần phải duy trì ổn định thêm một khoảng thời gian... ‘sự kiện’ clock • Đây là một trong những yếu tố hạn chế tần số của mạch logic dãy Kích thích cho các flip flop • Khi thiết kế mạch logic dãy, ta cần phải xác định điều kiện kích thích cho các flip-flop tu theo đáp ứng cần có của chúng • Với hai giá trị logic ‘0’ và ‘1’ cho mỗi biến, mỗi flip-flop có thể có một trong bốn đáp ứng là: ‘S0’, ‘S1’, ‘T0’, và ‘T1’ • Bảng dưới đây mô tả các điều kiện kích thích . 74164 (8 bit) … – Vào song song ra nối tiếp (PISO), ví dụ: 4014, 4021, 74165, 74166 . đều là các thanh ghi 8 bit – Vào song song ra song song (PIPO), ví dụ:. Vào nối tiếp ra nối tiếp (SISO), ví dụ: 4006 (18 nhịp), 4517 (64 nhịp), 4557 (64 nhịp), 4562 (128 nhịp) … – Vào nối tiếp ra song song (SIPO), ví dụ: 4015