Thiết kế IP nhận dạng chuyển động trong video

ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA TRỊNH VIẾT QUANG THIẾT KỂ IP NHẬN DẠNG CHUYỀN ĐỘNG TRONG VIDEO Chuyên ngành: Kỹ thuật điện tử Mã số: 60 52 02 03 LUẬN VĂN THẠC SĨ TP HỔ CHÍ MINH, 2019 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA -ĐHQG -HCM Cán hướng dẫn khoa học : (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét : (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét : (Ghi rõ họ, tên, học hàm, học vị chữ ký) Luận văn thạc sĩ bảo vệ Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày tháng năm Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: (Ghi rõ họ, tên, học hàm, học vị Hội đồng chấm bảo vệ luận văn thạc sĩ) Xác nhận Chủ tịch Hội đồng đánh giá LV Trưởng Khoa quản lý chuyên ngành sau luận văn sửa chữa (nếu có) CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Trịnh Viết Quang MSHV: 13141123 Ngày, tháng, năm sinh: 07/08/1989 Nơi sinh: Đồng Nai Chuyên ngành: Kỹ thuật Điện tử Mã số : 60 52 02 03 I TÊN ĐỀ TÀI: Thiết kế IP nhận dạng chuyển động video II NHIỆM VỤ VÀ NỘI DUNG: Luận văn tập trung nghiên cứu thiết kế lõi IP mềm thực nhận dạng chuyển động ttong video sử dụng giải thuật Delta Sigma Backgound Subtraction, có khả tích hợp vào hệ thống SoC nhầm phục vụ cho ứng dụng giám sát thục tế Lõi IP thiết kế phải đáp ứng thời gian thục hỗ ừợ video có độ phân giải HD III NGÀY GIAO NHIỆM VỤ : (Ghi theo QĐ giao đề tài) 06/07/2018 IV NGÀY HOÀN THÀNH NHIỆM VỤ: (Ghi theo QĐ giao đề tài) 17/06/2019 V CÁN BỘ HƯỚNG DẪN (Ghi rõ học hàm, học vị, họ, tên): TS Trương Công Dung Nghi Tp HCM, ngày 08 tháng 07 năm 2019 CÁN BỘ HƯỚNG DẪN (Họ ten chữ ký) CHỦ NHIỆM BỘ MÔN ĐÀO TẠO (Họ tên chữ ký) TRƯỞNG KHOA (Họ tên chữ ký) LỜI CẢM ƠN Trong suốt q trình học tập, thực hồn thành luận văn này, em nhận hướng dẫn, giúp đỡ quý báu thầy cô, anh chị, em bạn Với lòng kính trọng biết ơn sâu sắc em xỉn bày tỏ lời cảm ơn chân thành tới: TS Trương Công Dung Nghi, người kính mến hết lòng giúp đờ, dạy bảo, động viên tạo điều kiện thuận lợi cho em suốt trình thực luận văn tổt nghiệp Cơ người định hướng, góp ỷ dạy phương pháp làm việc, giúp em hồn thành luận văn cách tốt Các quý thầy cô khoa Điện — Điện tử, trường Đại Học Bách Khoa thành phổ Hồ Chỉ Minh tận tình dạy truyền đạt kiến thức giúp em đạt kết ngày hơm Bên cạnh đó, em xỉn chân thành cảm ơn bổ mẹ gia đình ln hỗ trợ, động viên mặt vật chất tinh thần, giúp em hoàn thành tắt luận văn TÓM TẮT LUẬN VĂN Luận văn tập trung nghiên cứu thiết kế lõi IP mềm thực nhận dạng chuyển động video sử dụng giải thuật Delta Sigma Backgound Subtraction, có khả tích hợp vào hệ thống SoC nhầm phục vụ cho ứng dụng giám sát thực tế Lõi IP thiết kế phải đáp ứng yêu cầu: - Đáp ứng thời gian thực - Hỗ trợ video có độ phân giải HD ABSTRACT This thesis focuses on designing an IP Core that implements the Delta Sigma Background Subtraction algorithm for motion detection in The IP core design must meet the following requừements: - Real time processing - Support HD resolution LỜI CAM ĐOAN Học viên cam đoan rằng, ngoại trừ kết tham khảo từ cơng trình khác ghi rõ bảo cảo đề tài, công việc trình bày báo cáo học viên thực MỤC LỤC CHƯƠNG TÔNG QUAN ĐỀ TÀI 1.1 MỞ ĐẦU 1.1.1 Bối cảnh hình thành đề tài 1.1.2 Tính cấp thiết 1.1.3 Mục tiêu đề tài CHƯƠNG NGHIÊN cứu TỒNG QUAN VÀ KỸ THUẬT THIẾT KẾ VI MẠCH TỐI ƯU CHO LÕI IP NHẬN DẠNG CHUYÊN ĐỘNG TRONG VIDEO 2.1 TỔNG QUAN NỘI DUNG NGHIÊN CỨU 2.1.1 Cách tiếp cận phương pháp nghiên cứu 2.1.2 Sơ lượt nhận dạng chuyển động giải thuật nhận dạng chuyển động 2.1.3 Phương pháp Delta Sigma Background Subtraction 22 2.2 TỔNG QUAN THIẾT KẾ VLSI 29 2.2.1 Khái niệm vi mạch lõi IP 29 2.2.2 Một số kỹ thuật tối ưu thiết kế cho VLSI 30 CHƯƠNG ĐẶC TẢ THIẾT KÉ LÕI IP NHẬN DANG CHUYÊN ĐỘNG TRONG VIDEO 36 3.1 TÍNH NĂNG SẢN PHẨM 36 3.2 KIẾN TRÚC THIẾT KÉ HỆ THỐNG 36 3.2.1 Sơ đồ hệ thống 36 3.2.2 Sơ đổ chân 37 3.2.3 Mô tả tín hiệu vào/ra 37 3.2.4 Thơng số cấu hình 39 3.2.5 Nguyên tắc hoạt động khối top level 40 3.2.6 Giao tiếp ngõ vào/ra 41 3.2.7 Giản đồ định thời chuẩn AST 42 3.2.8 Giản đổ định thỏi chuẩn AMM 42 3.3 CÁC KHỐI TRONG HỆ THỐNG 45 3.3.1 Khối RGB to gray 45 3.3.2 Khối Delta sigma background subtraction 47 3.3.3 Khối Morphological post-processing 50 CHƯƠNG MÔI TRƯỜNG KIÊM TRA THIẾT KẾ LÕI IP NHẬN DẠNG CHUYÊN ĐỘNG TRONG VIDEO 52 4.1 TỔNG QUAN 52 4.2 MÔI TRƯỜNG KIÊM TRA 53 4.2.1 Xây dựng môi trưởng kiểm tra 53 4.2.2 Cấu trúc thư mục 54 4.2.3 Sử dụng môi trường 55 4.3 KẾT QUẢ KIÊM TRA 55 4.3.1 Trường hợp kiểm tra 55 4.3.2 Kết kiểm tra 56 CHƯƠNG HỆ THỐNG KIÊM TRA THựC NGHIỆM LÕI IP NHẬN DẠNG CHUYÊN ĐỘNG TRONG VIDEO TRÊN FPGA 62 5.1 Sơ ĐÔ HỆ THỐNG KIÊM TRA ĨHIÉT KÉ TRÊN FPGA 62 5.1.1 Tích hợp IP vào thư viện SoC 62 5.1.2 Sơ đổ hệ thống FPGA kiểm tra khả hoạt động lõi IP 66 5.1.3 Chức thành phần (IP) hệ thống 68 5.2 PHƯƠNG ÁN KIÊM TRA 71 5.2.1 5.2.2 Thiết bị phần mềm 71 Nội dung kiểm tra 72 5.3 KÉT QUẢ KIÊM TRA .72 CHƯƠNG KÉT LUẬN 78 6.1.1 So sánh kết thiết kế so với yêu cầu đề tài 78 6.1.2 nội dung 78 6.1.3 sản phẩm demo 78 6.1.4 tiến độ 78 CHƯƠNG TÀI LIỆU THAM KHẢO 79 ■L Edit Module - Qsys - video_qsys.qsys* (D:\motion_detect\system_tv_md - Copy\video_qsys.qsys) File Edit System View Tools Help L motion detect - motion detect r I Iir-rr "ti '1 Parameters Hình 5-5 Lõi IP tích hợp vào thư viện SoC 5.1.2 Sơ đổ hệ thống FPGA kiểm tra khả hoạt động lõi IP Hệ thống kiểm tra lõi IP nhận dạng chuyển động FPGA xây dựng kit phát triển Cyclone IV GX Dữ liệu video nguồn lấy trực tiếp từ thiết bị camera thông qua cổng composite video Dữ liệu ngõ từ IP nhận dạng chuyển động hiển thị lên LCD TFT thông qua điều khiển LCD Sơ đồ hệ thống kiểm tra trình bày Hình 5-6: 67 Hình 5-6 Mơ hình hệ thống kiểm tra lõi IP FPGA -1 -B ■ £ -a X Ấ * B -a Các thành phân hệ thông kiêm tra kêt nôi thông qua công cụ Qsys Kêt kết nối thành phần Hình 5-7 Qsys - yideo_qsys.qsys* (C:\Users\Thinking\Desktop\fpga_system\videQ_qsys.qsys) File Edit System View Tools Help Component Library _ Project _Setti n OS _ In sta n ce Pa meters Syst e m Inspector System Contents Address Map Name HDL Example Generation Clock Settings Description a cik_o Clock Source s video_decoder_0 E videơ_ctiroma_resampler_