Đang tải... (xem toàn văn)
Trong luận án này, tác giả cũng phát triển phương pháp mô hình hóa, mô phỏng đa lớp sử dụng các ngôn ngữ mô tả phần cứng khác nhau (C++, SystemC, VHDL) để xây dựng nền tảng đánh giá hoạt động truyền thông mạng trên chip. Nền tảng đề xuất cho phép mô phỏng và đánh giá nhanh hiệu năng truyền thông mạng trên chip với các kịch bản đánh giá đa dạng cho cả mạng trên chip và mạng trên chip tái cấu hình.
ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Lê Văn Thanh Vũ GIẢI PHÁP MẠNG TRÊN CHIP TÁI CẤU HÌNH DÙNG CHO CÁC HỆ THỐNG PHỨC HỢP Chuyên ngành: Kỹ thuật điện tử Mã số: 62 52 02 03 TĨM TẮT LUẬN ÁN TIẾN SĨ NGÀNH CƠNG NGHỆ KỸ THUẬT ĐIỆN TỬ - VIỄN THÔNG Hà Nội – 2017 Cơng trình hồn thành tại: Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội Người hướng dẫn khoa học: PGS.TS Trần Xuân Tú PGS.TS Ngô Diên Tập Phản biện: PGS.TS Hoàng Trang Phản biện: TS Nguyễn Ngọc Minh Phản biện: TS Nguyễn Vũ Thắng Luận án bảo vệ trước Hội đồng cấp Đại học Quốc gia chấm luận án tiến sĩ họp Phòng 212, Nhà E3 Trường ĐH Cơng nghệ, 144 Xn Thủy, Q Cầu Giấy, TP Hà Nội vào hồi 13 giờ 30 ngày 21 tháng 12 năm 2017 Có thể tìm hiểu luận án tại: - Thư viện Quốc gia Việt Nam - Trung tâm Thông tin - Thư viện, Đại học Quốc gia Hà Nợi Mở đầu Mơ hình truyền thông chip phổ biến xây dựng dựa vào kết nối điểm-điểm, kiến trúc bus truyền thống (hoặc kiến trúc bus phân tầng) Với kiến trúc này, phân xử bus đóng vai trò cấp phát quyền truy cập bus cho thành phần truyền thơng nhằm tránh xung đột q trình trao đổi thông tin bus Kiến trúc truyền thông bus có số hạn chế như: băng thông bị giới hạn, khả mở rộng Các hệ thống phức hợp đòi hỏi nhu cầu truyền thơng cao, việc xây dựng mơ hình truyền thơng hiệu cần thiết Mạng chip (NoC: Network-on-Chip ) đề xuất giải pháp toàn diện cho phát triển hệ thống chip phức hợp xu thiết kế lấy truyền thông làm trung tâm Kiến trúc truyền thông mạng chip thực giao tác truyền thông nguyên lý phân đoạn cấu trúc liên kết gồm nhiều định tuyến, kết hợp với kỹ thuật truyền thông phù hợp để nâng cao hiệu hoạt động tồn hệ thống Mơ hình mạng chip cho phép người thiết kế tích hợp ngày nhiều lõi IP hệ thống nhằm đáp ứng yêu cầu ngày cao ứng dụng Điều tạo nên áp lực thúc đẩy nghiên cứu nhằm hồn thiện mơ hình mạng chip Trong đó, định hướng nghiên cứu để nâng cao khả linh hoạt truyền thông quan tâm nghiên cứu nhằm đáp ứng yêu cầu phát triển hệ thống phức hợp đa dạng, tạo nên mạng chip tái cấu hình Nghiên cứu hoạt động tái cấu hình mạng chip phát triển đa dạng dựa theo chức truyền thơng cụ thể mơ hình phần lớp; dựa vào khả quản trị hệ thống để điều khiển q trình truyền thơng, áp dụng giải pháp truyền thơng tự thích ứng kiến trúc định tuyến có khả tái cấu hình cho mạng chip Hoạt động truyền thông linh hoạt cho mạng chip dựa khả tự thích ứng giải pháp truyền thông trọng phát triển với nhiều cơng trình bật công bố năm gần Các giải thuật định tuyến tạo nên nguyên lý lựa chọn đường giao tác truyền thông tập tài nguyên truyền thông mạng chip Hoạt động cập nhật định tuyến giải pháp tối ưu để vừa bảo đảm giao tác truyền thơng tin cậy với khả thích ứng với thay đổi cấu hình mạng giải pháp tái cấu hình hiệu truyền thơng định tuyến tĩnh Mục tiêu nghiên cứu luận án đề xuất giải pháp tái cấu hình cho kiến trúc truyền thơng mạng chip, ứng dụng hệ thống phức hợp, có độ tích hợp cao Việc xây dựng giải pháp tái cấu hình cho hệ thống phức hợp cho phép người thiết kế xây dựng kiến trúc chung không ứng dụng mà dải ứng dụng khác Kiến trúc đề xuất tái cấu hình tùy theo thực trạng hệ thống, yêu cầu cụ thể ứng dụng, chí phiên ứng dụng, tạo nên mềm dẻo, linh hoạt thiết kế Đối tượng nghiên cứu mơ hình mạng chip Để đơn giản hơn, mơ hình mạng chip với cấu trúc liên kết dạng lưới hai chiều (2D-mesh) lựa chọn Tuy nhiên, phương pháp mở rộng cho mơ hình mạng ba chiều (3D) hoặc/và cấu trúc liên kết khác Hoạt động nghiên cứu mạng chip tái cấu hình hướng nghiên cứu thiết kế vi mạch cụ thể kết hợp với trình tìm hiểu xây dựng giải pháp tồn diện cho mạng tái cấu hình Do vậy, trình thực luận án sử dụng ba phương pháp nghiên cứu gồm: • Tập hợp tài liệu liên quan nghiên cứu vấn đề liên quan đến truyền thông chip mô hình mạng chip để làm sở cho việc xây dựng mạng chip, tảng để sâu nghiên cứu hoạt động tái cấu hình mạng chip • Đề xuất giải pháp truyền thơng linh hoạt cho phép mạng có khả tự thích ứng với thay đổi cấu hình • Sử dụng phương pháp mô kết hợp với công cụ chuyên dùng cho lĩnh vực thiết kế vi mạch (như: Modelsim, Design Compiler, ) để mô tổng hợp thiết kế Giải tốn truyền thơng chip các hệ thống phức hợp cần xem xét cách có hệ thống có trọng tâm để hướng đến giải pháp toàn diện Xuyên suốt trình nghiên cứu thực luận án, vấn đề truyền thông mạng chip tổng hợp xếp để tạo sở lý thuyết Hướng đến mục tiêu trọng tâm mạng chip tái cấu hình, luận án trình bày xu tái cấu hình áp dụng cho hệ thống từ mức độ ứng dụng khả tái cấu hình truyền thơng thơng qua hoạt động tái cấu hình mạng chip Kết đạt luận án tập trung vào ba nội dung sau: • Đề xuất giải pháp tái cấu hình cho mạng chip, cụ thể là: giải thuật cập nhật thông tin định tuyến cho mạng chip tái cấu hình có khả tự thích ứng với thay đổi cấu hình có định tuyến rời khỏi mạng Giải pháp cập nhật định tuyến cho phép thay đổi đường thơng tin linh hoạt để thích ứng với thay đổi cấu hình mạng chip hệ thống hoạt động Đồng thời giải pháp giữ ưu điểm hoạt động định tuyến tĩnh nguồn cho giao tác truyền thơng khơng tái cấu hình để bảo đảm hiệu truyền thơng tối ưu tồn hệ thống Tiế đó, phát triển kiến trúc định tuyến có khả tái cấu hình nhằm thực thi giải pháp nêu Kiến trúc định tuyến mơ hình hóa ngơn ngữ phần cứng VHDL mức chuyển dịch ghi (RTL: Register Transfer Level ) thực thi với công nghệ CMOS 130nm hãng Global Foundry (Hoa Kỳ) • Trong luận án này, chúng tơi phát triển phương pháp mơ hình hóa, mơ đa lớp sử dụng ngôn ngữ mô tả phần cứng khác (C++, SystemC, VHDL) để xây dựng tảng đánh giá hoạt động truyền thông mạng chip Nền tảng đề xuất cho phép mô đánh giá nhanh hiệu truyền thông mạng chip với kịch đánh giá đa dạng cho mạng chip mạng chip tái cấu hình Chương Tổng quan mạng chip Một thách thức lớn thiết kế hệ thống phức hợp khả đáp ứng yêu cầu truyền thông gia tăng nhanh hệ thống có nhiều chức hoạt động phức tạp Điều làm nảy sinh nhiều hạn chế giải pháp truyền thông chip truyền thống (bus chia sẻ, liên kết điểm-điểm) Ngoài ra, hệ thống chip kết hợp nhiều lõi IP có hoạt động truyền thơng khác biệt (chuẩn giao tiếp, tốc độ, đặc điểm); điều cần giải cách triệt để chế truyền thông linh hoạt, hướng đến cân chi phí hiệu Qua thời gian nghiên cứu phát triển, mơ hình mạng chip dần hoàn thiện đưa số sản phẩm thương mại trội dòng sản phẩm FlexNoC hãng Arteris, dòng sản phần CoreLink Interconnect (CMN-600, CCN CCI) hãng ARM Dòng sản phầm FlexNoC phát triển sản phẩm thương mại ứng dụng vi mạch điều khiển ổ cứng SSD hãng Arteris 1.1 Giải pháp truyền thông mạng chip Hệ thống chip hệ thống bao gồm nhiều thành phần chức tích hợp chip đơn Hệ thống chip gồm nhiều lõi chức (lõi IP), là: vi xử lý, chuyển đổi tín hiệu (ADC, DAC), xử lý tín hiệu số (DSP: Digital Signal Processor, liên kết kiến trúc truyền thông phù hợp Kiến trúc truyền thông mạng chip giải pháp truyền thông đáp ứng tối ưu cho hệ thống chip đa chức phức hợp với nhiều ưu điểm giải pháp mạng so với giải pháp truyền thông chip trước 1.2 Cấu trúc liên kết Các thành phần bên mạng truyền thơng cần có tổ chức, xếp theo trật tự định để tạo nên hệ thống truyền thông phù hợp với yêu cầu ứng dụng Tập hợp nguyên tắc để thiết lập thành phần mạng truyền thông gọi cấu trúc liên kết (topology ) 1.3 Kỹ thuật truyền thông Về mạng chip tồn hai xu truyền thông sử dụng kỹ thuật chuyển mạch kênh (circuit switching ) kỹ thuật chuyển mạch gói (packet switching ) Nhưng với đặc điểm chia sẻ tài nguyên linh hoạt khả đáp ứng đa dạng nhu cầu truyền thông, mạng chip sử dụng chuyển mạch gói quan tâm nghiên cứu phát triển mạnh thời gian qua Hoạt động chuyển mạch gói mạng chip cần kết hợp với kỹ thuật truyền thông khác để đảm bảo hoạt động trao đổi thông tin tin cậy hiệu như: chế điều khiển luồng (flow control mechanism ); chế điều chuyển liệu (data switching flow control ) nguyên tắc tổ chức đệm bên định tuyến 1.3.1 Cơ chế điều khiển luồng 1.3.2 Cơ chế điều chuyển liệu 1.3.3 Chiến lược đệm 1.4 Giải thuật định tuyến Hoạt động truyền thông đặt yêu cầu tiên thông tin phải định tuyến từ nguồn đến đích cách xác tin cậy Với đặc điểm đa dạng môi trường mạng, thông tin từ nguồn đến đích chuyển qua nhiều điểm trung gian linh hoạt tạo nên đường định tuyến (routing path ) Đáp ứng yêu cầu kết nối, mạng cần có tập nguyên tắc để định đường thơng tin từ nguồn đến đích tin cậy hiệu dựa khả đáp ứng hạ tầng mạng có Tập nguyên tắc xác định đường mạng gọi giải thuật định tuyến (routing algorithm ) Hiện tượng khóa vòng chết (deadlock) tượng gói tin giao tác truyền thông, mạng liên tục truy vấn tài ngun truyền thơng tạo thành vòng kín khơng thể phân xử giải phóng tài ngun truyền thơng Khi có tượng khóa vòng, đường định tuyến giao tác tạo nên vòng kín truy vấn tài ngun lẫn mà khơng thể truyền đến đích giao tác Hiện tượng khóa vòng sống (livelock ) tượng gói tin khơng thể tiến đến đích giao tác gói tin khơng bị chặn Trong trường hợp gói tin khơng hướng đến đích liên tục chuyển hướng mạng tạo nên hoạt động nhân tải mạng, tác động đến nhiều giao dịch khác khả đáp ứng truyền thông mạng 1.4.1 Phân loại định tuyến Khả thích nghi chọn đường định tuyến Khả thích nghi chọn đường định tuyến Thực thi định tuyến 1.4.2 Giải thuật định tuyến tĩnh Giải thuật định tuyến xác định hay gọi giải thuật định tuyến tĩnh (static routing ), giải thuật xác định cụ thể đường định tuyến cặp nguồn-đích cấu trúc liên kết mạng cho trước Vậy nên, mạng sử dụng định tuyến tĩnh lan truyền thông tin theo đường cố định 1.4.3 Giải thuật định tuyến thích nghi Giải thuật định tuyến thích nghi hay gọi giải thuật định tuyến động (dynamic routing ), dạng giải thuật định tuyến linh hoạt hoạt động chọn đường định tuyến thông qua nút mạng giao tác truyền thơng Định tuyến thích nghi cho phép thay đổi đường định tuyến cách linh hoạt, thích ứng với thay đổi trạng thái mạng bảo đảm thơng tin đến đích tin cậy So với giải pháp định tuyến tĩnh, giải thuật định tuyến thích nghi có chế phức tạp hơn, việc thực thi định tuyến tốn mặt tài nguyên Giải thuật định tuyến góc mở (Turn model ) 1.4.4 Thực định tuyến Giải thuật định tuyến đề nguyên tắc lựa chọn đường thông tin từ nguồn đến đích, cần kết hợp với nguyên tắc tạo nên thông tin định tuyến phù hợp với điều kiện ràng buộc hệ thống.Tuy nhiên mạng chip, hoạt động thực định tuyến cần đơn giản tối ưu phù hợp với hệ thống cân với chi phí thiết kế thực thi phải tuân thủ ràng buộc thiết kế sản xuất Định tuyến phân tán Định tuyến nguồn Định tuyến trung tâm 1.5 Kết luận chương Chương trình bày vấn đề cốt lõi mạng chip, từ tổng quan vấn đề truyền thông, mô tả cấu trúc liên kết đến chi tiết kỹ thuật truyền thông giải thuật định tuyến sử dụng để phù hợp với đặc điểm thực thi mạng chip Trên sở nghiên cứu hoạt động truyền thông mạng chip cho thấy cấu trúc liên kết dạng lưới hai chiều 2D-mesh 2D-Torus phù hợp với công nghệ chế tạo vi mạch Do vậy, công trình nghiên cứu mạng chip tập trung nghiên cứu sử dụng cấu trúc liên kết Cơng trình [C1] luận án thực nhằm mục đích thực khảo sát chức truyền thông mạng chip sử dụng cấu trúc liên kết dạng lưới hai chiều 2D-mesh với kỹ thuật truyền thơng trình bày Trên sở nghiên cứu hoạt động truyền thông chip theo định hướng mạng chip, luận án xây dựng mạng chip sử dụng cho cấu trúc 2D-mesh đồng thời hỗ trợ cấu trúc dạng lưới khác 2D-torus hay folded torus [C1] Trong cơng trình đề xuất kiến trúc định tuyến thực chuyển mạch gói kết hợp với kỹ thuật điều chuyển liệu WH điều khiển luồng credit-based Hoạt động truyền thơng ln chuyển gói tin chia nhỏ thành flit 34bit với 2bit trọng số cao dùng để đánh dấu flit tiêu đề, flit thân flit cuối Một gói tin giao tác đóng gói đầu phát với thơng tin điều khiển định tuyến tính tốn xếp vào trường định tuyến (PTT:Path-To-Target ) gồm 18bit trọng số thấp flit tiêu đề Bộ định tuyến xử lý thông tin định tuyến dựa vào 2bit thấp trường định tuyến để chuyển hướng đến lối lựa chọn từ trước, sau xóa 2bit để chuyển tiếp đến vị trí tiếp sau Chương Vấn đề tái cấu hình truyền thơng tái cấu hình Trong xu phát triển nhanh mạnh thiết kế hệ thống, thị trường mua bán lõi IP phát triển ngày đa dạng cho phép người thiết kế giảm thiểu thời gian chi phí phát triển chức ứng dụng Lúc thiết kế hệ thống cần tập trung vào trình tổ chức hoạt động hệ thống liên kết lõi chức cách tối ưu phù hợp với ứng dụng, từ hình thành xu thiết kế lấy truyền thông làm trung tâm Vì dựa khả tái sử dụng lõi chức có, hệ thống hoạt động cần phát triển khả xếp linh hoạt thành phần chức cách hợp lý Trong hoạt động xếp thành phần cấu thành, khả tự thích ứng thay đổi cấu hình bổ sung tính quan trọng khái niệm tái cấu hình 2.1 Hệ thống chip định hướng tái cấu hình Mục tập trung trình bày khái niệm đặc điểm hệ thống tái cấu hình Trên sở tổng quan xu tái cấu hình hệ thống để hướng trọng tâm nghiên cứu đến giải pháp mạng chip tái cấu hình 2.2 Vấn đề tái cấu hình mạng chip 2.2.1 Động lực thách thức mạng chip tái cấu hình Mạng chip tái cấu hình - RNoC thuật ngữ dùng để giải pháp thiết kế truyền thông chip đáp ứng cho hệ thống chip có khả thích ứng với thay đổi cấu hình mạng mà bảo đảm chức truyền thông cho lõi chức IPcore cho phép hệ thống hoạt động ổn định 2.2.2 Phân loại giải pháp tái cấu hình mạng chip Trên sở mục tiêu giải pháp tái cấu hình mạng chip, phân chia giải pháp mạng chip tái cấu hình Bảng 3.1: Bảng trạng thái hoạt động cổng vào cổng Trạng thái Trạng thái chờ - Idle Mô tả cho cổng vào - INPORT Trạng thái sẵn sàng nhận tin khối cổng lối vào, tín hiệu accept tích cực Chế độ bình thường Normal mode Chế độ tái cấu hình Reconfig mode Chế độ hoạt động nhận tin từ node mạng phía trước hướng đến cổng lối lựa chọn Khối cổng lối vào nhận gói tin hướng đến cổng lối bị chặn cần xử lý cập nhật đường định tuyến phù hợp Mô tả cho cổng OUTPORT Trạng thái rỗi cổng lối để sẵn sàng đáp ứng chuyển tiếp thông tin từ cổng lối vào khối cập nhật định tuyến Hoạt động đáp ứng chuyển tiếp thông tin đến node mạng đường định tuyến Khối cổng lối xử lý yêu cầu chuyển tiếp thông tin từ khối cổng ảo đáp ứng chuyển tiếp thông tin theo điều khiển khối cập nhật định tuyến động cho thấy tối ưu chi phí khơng gian thực thi so với cơng trình cơng bố 3.5 Kết luận chương Trên sở nghiên cứu hoạt động truyền thông mạng chip định hướng tái cấu hình thiết kế truyền thơng cho hệ thống chip, chương tập trung trình bày giải pháp tái cấu hình mạng chip Hướng trọng tâm đến cấu trúc dạng lưới hai chiều phổ biến nhiều nghiên cứu mạng chip, giải thuật cập nhật định tuyến đề xuất cho phép mạng chip có khả tự thích ứng với thay đổi cấu hình có định tuyến rời khỏi mạng Việc lựa chọn hoạt động cập nhật đường định tuyến để hỗ trợ cho giải thuật định tuyến tĩnh nguồn mạng chip cho phép tận dụng tính ổn định hiệu truyền thông giải thuật định tuyến tĩnh lại đáp ứng linh hoạt cho thay đổi trường hợp tái cấu hình Hơn nữa, giải thuật cập nhật định tuyến chia nhỏ trường hợp cập nhật định tuyến góp phần tối ưu q trình xử lý thay đổi đường định tuyến phù hợp với điều kiện ràng buộc việc thực thi vi mạch Đáp ứng mục tiêu thực giải pháp tái cấu hình mạng chip, 18 Bảng 3.2: Bảng so sánh kết thực thi định tuyến RNoC số cơng trình khác Cơng trình ReNoC BiNoC BiLink LBDR DyAD PRouter RRAFT Kiến trúc đề xuất - RNoC Công nghệ 90nm 90nm 65nm 65nm 160nm 180nm 90nm 130nm Khơng gian thực thi 580000µm2 48666gates 219470µm2 20355µm2 25971gates 337471µm2 680000µm2 461345µm2 (54359gates) Tần số MHz 100 500 N/A 1300 333 100 N/A 100 Công suất 4,69mW 29,89mW 28,9mW N/A N/A 9,34mW N/A 7,58mW kiến trúc định tuyến đề xuất mức cao cho phép triển khai nhanh trình đánh giá hiệu giải thuật cập nhật định tuyến Mô tả kiến trúc mức cao ngôn ngữ mô tả SystemC thể đầy đủ thành phần chức hoạt động bên định tuyến thông qua q trình mơ đánh giá Điều góp phần quan trọng để khẳng định tính khả thi giải pháp tái cấu hình mạng chip với khả thay đổi đường định tuyến linh hoạt thích ứng với nhiều trường hợp có định tuyến rời khỏi mạng Giải pháp tái cấu hình cách cập nhật thông tin định tuyến công bố công trình [J1] tạp chí chun ngành JEC Hội Vô tuyến-Điện tử Việt Nam năm 2014 19 Chương Đánh giá hiệu truyền thông hiệu giải pháp tái cấu hình Chương trình bày ý tưởng phương pháp xây dựng hệ thống mô phỏng, đánh giá hiệu mạng chip dựa vào SystemC – ngôn ngữ mô tả phần cứng bậc cao – cho phép đánh giá nhanh hiệu mạng chip đề xuất Việc đánh giá mạng chip thơng thường mạng chip có khả tái cấu hình đề cập phần chương Các kết đánh giá hiệu so sánh với với kết nghiên cứu trước nhằm làm rõ hiệu mơ hình mạng chip có khả tái cấu hình đề xuất 4.1 Hoạt động đánh giá hiệu truyền thông mạng chip 4.1.1 Thông số đánh giá hiệu truyền thông Độ trễ truyền (Latency ) thông số quan trọng đánh giá truyền thơng Trễ truyền cho gói tin tính biểu thức (4.1) Li = timereceiver − timesend (4.1) Trong đó: timereceiver thời điểm khối đích nhận đầy đủ gói tin timesend thời điểm khối nguồn bắt đầu phát tin vào mạng Trên tồn mạng, độ trễ truyền tính theo giá trị trung bình (4.2): P Li Lavg = i=1 P (4.2) Trong đó, P tổng số gói tin gửi q trình đánh giá hoạt động truyền thơng mạng Thông lượng mạng xác định theo biểu thức đây: TP = (T otalP ackets) × (P acketSize) (N umberof IP core) × (T otalT ime) 20 (4.3) Trong đó, TotalPackets tổng số lượng gói tin gửi vào mạng PacketSize kích thước gói tin tính theo đơn vị sở truyền thơng qua mạng, tính số flit gói tin NumberofIPcore số lượng lõi IP hệ thống phát/nhận tin TotalTime tổng thời gian để mạng truyền hết tất gói tin 4.1.2 Phương pháp đánh giá Các tham số đầu vào mô gồm: phân bố cặp nguồn đích, tốc độ phát tải kích thước gói tin Phân bố cặp nguồn-đích quy luật để xác định hoạt động trao đổi thông tin lõi IP bên hệ thống trình đánh giá Tốc độ phát tải (workload ) thể số lượng đơn vị thông tin phát vào mạng đơn vị thời gian nguồn tin Kích thước gói tin (packet size) tham số dùng để độ dài gói tin lan truyền mạng 4.2 Đánh giá hoạt động truyền thông chip 4.2.1 Thiết kế cho đánh giá truyền thông Nền tảng đánh giá mạng chip xây dựng cho mục tiêu đánh giá hoạt động truyền thông mạng chip với ba thành phần mơ tả Hình 4.1 Thành phần mạng chip ghép với lõi IP cho mô đánh giá mô tả ngôn ngữ mô tả phần cứng mức cao SystemC Hình 4.1: Nền tảng đánh giá truyền thơng mạng chip 21 Bảng 4.1: Thông số mạng chip mô đánh giá Tham số Giá trị Các tham số cấu hình mạng Cấu trúc liên kết 2D mesh, kích thước × Điều kiển luồng Cơ chế Credit-based Điều chuyển liệu Cơ chế Wormhole Định tuyến Giải thuật định tuyến XY nguồn Các tham số mơ Mơ hình tải tin Phân bố lấy bù, tải đồng dạng Kích thước gói tin Từ ÷ 256 flits Tỷ lệ tải tin 1% ÷ 100% 4.2.2 Kịch đánh giá Kịch đánh giá : Cho kiến trúc mạng cần đánh giá cần thiết lập cố định kích thước gói tin tăng dần tốc độ phát tin (data load ) lõi IP đánh giá; trình lặp lại cho nhiều kích thước gói tin khác Hình 4.3: Độ trễ truyền thơng lượng theo hệ số tải với gói liệu 16flit Hình 4.2: Lược đồ hoạt động phát tải vào mạng Kịch đánh giá : Tương ứng cho kiến trúc mạng cần đánh giá, q trình mơ hoạt động truyền thông thực với tốc độ phát tin tăng dần kích thước gói tin Kịch cho phép đánh giá khả đáp ứng truyền thông mạng chip dạng gói tin có kích thước khác thơng qua hai thơng số là: độ trễ truyền thông lượng mạng 22 4.2.3 Kết đánh giá Hình 4.3 kết đánh giá hiệu hoạt động truyền mạng chip với kích thước gói tin 16flit theo độ trễ truyền thông lượng mạng Từ kết thu cho thấy độ trễ truyền mạng ổn định tải mạng nhỏ 50% tăng nhanh tải tin phát vào mạng lớn 50% Độ trễ truyền nhỏ 20 chu kỳ xung nhịp (clk ) phù hợp với hoạt động đồng phát flit mạng theo xung nhịp gói tin 16flit thời gian chuyển qua hop trung gian Hình 4.4: Trễ truyền thông đánh giá theo hệ số tải kích thước gói tin Hình 4.5: Thơng lượng mạng theo hệ số tải kích thước gói tin Hình 4.4 cho thấy quy luật thay đổi độ trễ truyền theo tải tin tương đồng với tất kích thước gói tin khác (1 ÷ 256) Khi tải tin 50% độ trễ truyền thay đổi có giá trị xấp xỉ với kích thước gói tin số hop trung bình giải thuật định tuyến Khi tải tin tăng lên lớn 50% độ trễ truyền tăng nhanh đáp ứng mạng bão hòa giá trị tải tin tiến đến 100% Hình 4.5 cho thấy thơng lượng mạng thiết kế đáp ứng yêu cầu truyền thông tương tự với tất dạng gói tin có kích thước thay đổi Khi tải tin có tỷ lệ 50%, thơng lượng mạng tăng tuyến tính quy luật tất dạng gói tin Ở miền bão hòa, giá trị thơng lượng mạng có sai khác phân xử tranh chấp giải phóng tài nguyên truyền thơng 4.3 Đánh giá giải pháp tái cấu hình mạng chip Trong mục tập trung trình bày hoạt động đánh giá áp dụng cho mạng chip sở kịch đánh giá có kết hợp với khả mơ trường hợp tái cấu hình khác 23 4.3.1 Phương pháp đánh giá giải pháp tái cấu hình mạng chip Mục tập trung trình bày kịch sử dụng cho hoạt động mô đánh giá với ba vị trí định tuyến bị cấm: Vị trí góc mạng Ví trí biên mạng Vị trí bên mạng 4.3.2 Mơ kết Hình 4.6 kết đánh giá độ trễ truyền trung bình toàn mạng theo tỷ lệ tải tin phát vào mạng với vị trí định tuyến bị cấm Hình 4.6: Trễ truyền tương ứng với vị trí bị cấm Hình 4.7: Thơng lượng mạng tương ứng với vị trí bị cấm Từ đồ thị biểu diễn độ trễ truyền (Hình 4.6) cho thấy giải pháp tái cấu hình mạng chip có khả thích ứng với nhiều thay đổi cấu hình mạng Kết đánh giá cho thấy độ trễ truyền mạng ổn định giá trị tải nhỏ 20% tăng nhanh tải tin phát vào mạng tăng lên Cùng với việc đánh giá theo độ trễ truyền, giải pháp tái cấu hình đánh giá khả đáp ứng truyền thông với chiến lược thay đổi nhiều vị trí định tuyến bị cấm Hình 4.7 kết thu đánh giá khả truyền thơng mạng chip tái cấu hình với vị trí khác định tuyến bị cấm Kết thu trường hợp đem so sánh với số cơng trình tái cấu hình cơng bố Hình 4.8 Trong số cơng trình so sánh cho thấy kiến 24 trúc ViCharcho kết thông lượng cao với giá trị lớn 0,36(flit/IP/clk ) kiến trúc Reduce BiNoCcó hiệu thơng lượng thấp 0,15(flit/IP/clk ) Tuy nhiên để đạt kết thông lượng cao trên, kiến trúc ViChar phải sử dụng đệm liệu lớn định tuyến (80flit cho ViChar-16 40flit cho ViChar-8) kiến trúc sử dụng đến kênh ảo cho kênh vật lý (Bảng 4.2) Thông lượng đạt trường hợp định tuyến bị chắn góc mạng (conner-case ) RNoC cho thấy thơng lượng giải pháp đề xuất gần trường hợp tốt kiến trúc ViChar Trong trường hợp xấu định tuyến bị cấm nằm bên mạng thơng lượng gần với kiến trúc ViChar tải tin thấp 20% Sự so sánh toàn diện kết thông lượng truyền thông chi phí tài nguyên bên định tuyến trình bày Bảng 4.2 Hình 4.8: So sánh giá trị thơng lượng giải pháp tái cấu hình Ngay sau định tuyến cho giải pháp tái cấu hình mạng chip mơ tả chi tiết mức dịch chuyển ghi, mạng chip tái cấu hình mơ đánh giá hiệu truyền thơng tảng đánh giá có Kết đánh giá hiệu truyền thông thể thơng qua giá trị độ trễ truyền trình bày Hình 4.9 Kết thu cho thấy ảnh hưởng khác trường hợp mơ đáng giá mạng khơng có định tuyến bị cấm (normal), định tuyến bị cấm góc mạng (conner) định tuyến bị cấm biên mạng (border) Từ kết đánh giá 25 Bảng 4.2: Tài nguyên truyền thông định tuyến Kiến trúc Đề xuất BiNoC Tổng số đệm Bộ đệm/hướng Kích thước đệm Tổng kích thước đệm Crossbar Số cổng Số kênh ảo Chi phí khơng gian 10 Reduce ViChar- ViCharBiNoC 16 5 2flit 16flit 32flit 8flit 16flit 12flit 160flit 160flit 40flit 80flit 2(6 × 6) 461345àm2 10 ì 10 48666gates 5ì5 NA 5ì5 NA 5ì5 101899àm2 thơng qua độ trễ truyền thể Hình 4.9 cho thấy quy luật thay đổi trường hợp định tuyến bị cấm vị trí khác mạng tương đồng với kết thu đánh giá mức cao Hình 4.6 Tuy nhiên, kiến trúc định tuyến cho giải pháp mạng chip tái cấu hình xây dựng mức dịch chuyển ghi hoạt động chế độ đồng cần hai chu kỳ xung nhịp để truyền qua đơn vị tin Vậy nên, kết thu đánh giá độ trễ truyền mạng chip tái cấu hình Hình 4.9 có lớn so với đánh giá mức cao thu trước Hình 4.9: Độ trễ truyền mạng chip tái cấu hình mơ hình mức RTL Hình 4.10: So sánh tỷ lệ thơng lượng với kích thước đệm chi phí khơng gian thực thi kiến trúc tái cấu hình Hình 4.10 trình bày kết so sánh hiệu truyền thơng giải 26 pháp tái cấu hình mạng chip sở so sánh tỷ lệ thông lượng cực đại với tổng kích thước đệm chi phí khơng gian thực thi kiến trúc công bố tổng hợp Bảng 4.2 Kết cho thấy, giải pháp đề xuất sử dụng đệm hiệu cao nhiều so với kiến trúc khác công bố Tỷ lệ thông lượng đơn vị đệm 0,0129, cao gần gấp hai lần so với kiến trúc ViChar-8 cao nhiều so với kiến trúc BiNoC Kết so sánh cho thấy định tuyến giải pháp tái cấu hình đề xuất có cơng suất tiêu thụ định tuyến nhỏ so với kiến trúc BiNoC ViChar Hình 4.10 cho thấy tỷ lệ thông lượng mạng lớn chi phí khơng gian thực thi định tuyến mạng chip tái cấu hình lớn so với kiến trúc ViChar Tuy nhiên, kiến trúc ViChar thực thi công nghệ TSMC 90nm đánh giá hiệu ViChar cho mạng chip bình thường, khơng có trường hợp định tuyến bị cấm với đánh giá mạng chip tái cấu hình đề xuất 4.4 Kết luận chương Chương tập trung trình bày thiết kế tảng cho đánh giá hoạt động truyền thông mạng chip áp dụng cho thiết kế mạng chip tái cấu hình với khả thay đổi thơng số đánh giá linh hoạt, cơng bố cơng trình [C2] Nền tảng đánh giá đề xuất gồm hai phần chính: mơ hoạt động truyền thơng thiết kế mạng chip dựa thông số cấu hình cho phép thực kịnh đánh giá xác định; chức đánh giá hiệu truyền thông dựa liệu thu từ trình mơ hoạt động truyền thơng cách khách quan Nền tảng đánh giá đề xuất sử dụng hai thơng số đánh giá độ trễ truyền thông lượng mạng để làm rõ khả truyền thông thiết kế mạng chip bối cảnh mô đánh giá khác Việc sử dụng liệu mô để thực đánh giá cho phép trình đánh giá hoạt động độc lập với q trình mơ phỏng, bảo đảm độ tin cậy cao kết đánh giá khách quan Kết đánh giá cơng bố cơng trình [C3] Hội nghị quốc tế Công nghệ tiên tiến truyền thông (ATC) diễn Hà Nội năm 2012 27 Với mục tiêu đánh giá giải pháp tái cấu hình mạng chip đề cập Chương 3, tảng đánh giá bổ sung chức thay đổi cấu hình chip q trình mơ hoạt động truyền thơng bảo đảm tính khách quan hoạt động đánh giá Do đó, hoạt động đánh giá mạng chip tái cấu hình thực cách linh hoạt tin cậy với nhiều kịch tái cấu hình mơ hoạt động truyền thông phù hợp Kết đánh giá mạng chip tái cấu hình thể đa dạng thơng qua thay đổi vị trí định tuyến bị cấm, đồng thời trình đánh giá so sánh hiệu hoạt động truyền thông trường hợp tái cấu hình khơng tái cấu hình để làm rõ ảnh hưởng trường hợp tái cấu hình đến hoạt động truyền thơng hệ thống Kết đánh giá cho thấy hiệu truyền thông giải pháp tái cấu hình mạng chip có khác tương ứng với vị trí định tuyến bị cấm, bảo đảm cho hoạt động truyền thông trường hợp tải tin liên tục yêu cầu phát tin (tải tin 100%) Kết đánh giá thiết kế mạng chip tái cấu hình chúng tơi cơng bố cơng trình [J1] Tạp chí Điện tử-Truyền thơng JEC Hội Vô tuyến-Điện tử Việt Nam 28 Kết luận hướng phát triển Kết luận Việc sử dụng mô hình truyền thơng mạng chip định hướng nghiên cứu nhà khoa học quan tâm Tuy nhiên, để mơ hình mạng chip sớm ứng dụng cách đại trà, nhà khoa học cần tiếp tục hồn thiện mơ hình này, đặc biệt tăng khả thích ứng mơ hình thay đổi vi mạch trình sản xuất trình hoạt động Do vậy, nghiên cứu đề xuất giải pháp tái cấu hình mạng truyền thơng chip thông qua việc đưa chế cập nhật thông tin định tuyến Giải pháp cập nhật thông tin định tuyến cho phép mạng chip thay đổi đường định tuyến cách linh hoạt, ứng với thay đổi mạng có định tuyến bị lỗi (hay rời khỏi mạng) Luận án tổng quan hoạt động truyền thông chip sử dụng mơ hình mạng, đặc biệt kiến trúc truyền thơng có khả tái cấu hình Để khảo sát hoạt động truyền thông mạng chip, xây dựng mạng chip với đặc điểm truyền thông mạng chuyển mạch gói định tuyến XY nguồn Kết khảo sát mơ hình mạng chip cơng bố cơng trình [C1] Hướng trọng tâm nghiên cứu giải pháp tái cấu hình nghiên cứu thiết kế hệ thống, luận án hệ thống lại nghiên cứu tái cấu hình giải pháp tái cấu hình Tác giả nhóm nghiên cứu cơng bố cơng trình tổng quan xu tái cấu hình cơng bố cơng trình [J2] chấp nhận đăng Tạp chí Điện tử - Viễn thông JEC năm 2017 Trên sở nghiên cứu hoạt động truyền thông tái cấu hình mạng chip, luận án đề xuất giải pháp cập nhật thông tin định tuyến cho mạng chip tái cấp hình có định tuyến rời khỏi mạng: • Giải pháp cập nhật định tuyến cho phép thay đổi đường thông tin linh hoạt để thích ứng với thay đổi cấu hình mạng chip hệ thống hoạt động Đồng thời giải 29 pháp giữ ưu điểm hoạt động định tuyến tĩnh nguồn cho giao tác truyền thơng khơng tái cấu hình để bảo đảm hiệu truyền thông tối ưu cho tồn hệ thống Tiếp đó, luận án phát triển kiến trúc định tuyến có khả tái cấu hình nhằm thực thi giải pháp nêu Tiếp đó, kiến trúc mơ hình hóa để đánh giá hoạt động truyền thơng tái cấu hình Kiến trúc định tuyến mơ hình hóa ngơn ngữ phần cứng VHDL mức chuyển dịch ghi (RTL: Register Transfer Level ) thực thi với công nghệ CMOS 130nm hãng Global Foundry Kết thực nghiệm cho thấy rõ tính khả thi kiến trúc xây dựng hoạt động tần số 100MHz với chi phí khơng gian thực thi 461345µm2 cơng suất tiêu thụ thấp (7,58mW ) Các kết cơng bố tạp chí khoa học chun ngành JEC ([J1]) • Cuối cùng, luận án này, tơi phát triển phương pháp tảng mơ hình hóa, mơ đa lớp sử dụng ngơn ngữ mô tả phần cứng khác (C++, SystemC, VHDL) để xây dựng tảng đánh giá hoạt động truyền thông mạng chip Nền tảng đề xuất cho phép mô đánh giá nhanh hiệu truyền thông mạng chip với kịch đánh giá đa dạng cho mạng chip thông thường mạng chip tái cấu hình Các kết công bố kỷ yếu hội nghị khoa học quốc tế (ATC, ICDV) tạp chí khoa học chuyên ngành JEC ([C2], [C3], [J1]) Hướng phát triển Sau thời gian nghiên cứu vấn đề liên quan đến hoạt động truyền thông mạng chip thực giải thuật cập nhật định tuyến sử dụng cho mạng chip tái cấu hình thu nhiều kết khả quan trình bày Giải pháp cần nghiên cứu phát triển cách tồn diện nhằm tiến đến q trình tổng hợp kiến trúc lên vi mạch cụ thể; đồng thời giải pháp phát triển để tối ưu thông qua việc xây dựng chế điều khiển truyền thông mức cao Với thời gian thực đề tài không dài cho định hướng nghiên cứu thiết kế vi mạch, giải pháp cập nhật định tuyến đề xuất xây dựng mô hình hoạt động mơ tả mức khả thi thông qua kết 30 tổng hợp đánh giá trình Mục 3.4, chưa thực vi mạch cụ thể Hơn nữa, việc tổng hợp vi mạch cụ thể cần thực kết hợp với lõi IP để hoàn thiện chức cụ thể; lúc có đầy đủ sở đánh giá hiệu hoạt động tái cấu hình cách chi tiết Bám sát mục tiêu đề từ đầu đề tài nghiên cứu hoạt động truyền thông sử dụng mạng chip tái cấu hình, đề tài đưa giải pháp tái cấu hình cách thay đổi thơng tin định tuyến định tuyến cho kết hoạt động khả quan Tuy nhiên, giải pháp xử lý phân tán định tuyến có khả thích ứng hoạt động truyền thơng cho vị trí lân cận định tuyến bị cấm Điều làm thay đổi tải tin cục ảnh hưởng đến khả cân tải tin toàn mạng Do vậy, giải pháp kết hợp khả xử lý linh hoạt định tuyến để thích ứng tức thời với thay đổi cấu hình mạng kết hợp với chế điều khiển truyền thông mức cao cho phép hệ thống hoạt động ổn định thu nhiều kết khả quan Với định hướng phát triển bước đầu đề xuất chế theo dõi cập nhật đường định tuyến Kết ban đầu công bố hội nghị IEEE ICICDT 2016 (cơng trình [C5]) 31 Danh mục cơng trình khoa học tác giả liên quan đến luận án C1 Nam-Khanh Dang, Thanh-Vu Le-Van, Xuan-Tu Tran (2011), “FPGA Implementation of a Low Latency and High Throughput Network-onChip Router Architecture”, in Proceeding of the 2011 International Conference on Integrated Circuits, Design, and Verification (ICDV 2011), pp 112-116, Hanoi, August 2011, ISBN: 978-4-88552-258-1 C2 Thanh-Vu Le-Van, Dien-Tap Ngo, Xuan-Tu Tran (2012), “A SystemC based Simulation Platform for Network-on-Chip Architectures”, in Proceeding of the 2011 International Conference on Integrated Circuits, Design, and Verification (ICDV 2012), pp 132-136, Danang, August 2012, ISBN: 978-4-88552-264-2 C3 Thanh-Vu Le Van, Xuan-Tu Tran (2012), “Simulation and Performance Evaluation of a Network-on-Chip Architecture based on SystemC”, in Proceeding of the 2012 International Conference on Advanced Technologies for Communications (ATC 2012), pp 170-175, Hanoi, Vietnam, October 2012, ISBN: 978-1-4673-4350-3 C4 Thanh-Vu Le Van, Hai-Phong Phan, Xuan-Tu Tran (2014), “HighLevel Modeling of a Novel Reconfigurable Network-on-Chip Router”, in Proceeding of the First NAFOSTED Conference on Information and Computer Science (NICS 2014), 13-14 March 2014, Hanoi, Vietnam, ISBN: 978-604-67-0228-3 C5 Thi-Thuy Nguyen, Thanh-Vu Le-Van, Hung K Nguyen, Xuan-Tu Tran (2016), “Routing-path Tracking and Updating Mechanism in Reconfigurable Network-on-Chips”, in Proceeding of the 2016 IEEE International Conference on Integrated Circuits Design and Technology (ICICDT 2016), 27-29 June 2016, Ho Chi Minh city, Vietnam J1 Thanh-Vu Le-Van, Xuan-Tu Tran (2014), “High-Level Modeling and Simulation of a Novel Reconfigurable Network-on-Chip Router”, REV Journal on Electronics and Communications (JEC), pp 68-74, Vol 4, No 3-4, July-December, 2014, ISSN: 1859-387X J2 Hung K Nguyen, Thanh-Vu Le-Van, Xuan-Tu Tran (2017) "A Survey on Reconfigurable System-on-Chips" REV Journal on Electronics and Communications (JEC), ISSN: 1859–387X (Accepted) ... cứu luận án đề xuất giải pháp tái cấu hình cho kiến trúc truyền thơng mạng chip, ứng dụng hệ thống phức hợp, có độ tích hợp cao Việc xây dựng giải pháp tái cấu hình cho hệ thống phức hợp cho. .. nghiên cứu đến giải pháp mạng chip tái cấu hình 2.2 Vấn đề tái cấu hình mạng chip 2.2.1 Động lực thách thức mạng chip tái cấu hình Mạng chip tái cấu hình - RNoC thuật ngữ dùng để giải pháp thiết... trường hợp tái cấu hình khơng tái cấu hình để làm rõ ảnh hưởng trường hợp tái cấu hình đến hoạt động truyền thơng hệ thống Kết đánh giá cho thấy hiệu truyền thông giải pháp tái cấu hình mạng chip