ĐH BÁCH KHOA TP.HCM * KHOA ĐIỆN - ĐIỆN TỬ * BỘ MƠN ĐIỆN TỬ Điểm Chữ kí giám thị ĐỀ THI HK1 (2012-2013) Môn: Kỹ thuật số Thời gian: 110 phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) HỌ TÊN: ……………………………………… MSSV: ………………… NHÓM: ……… SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ TRANG Câu (1,5 điểm) Cho đếm song song bit Q1 Q0 (LSB); đếm có ngõ vào điều khiển X hình vẽ X Q0 (lsb) Q1 D1 Q1 D0 Q0 CK1 Q1 CK0 Q0 CK a Viết phương trình ngõ vào D: c Xác định dãy đếm cho biết ý nghĩa ngõ vào X: (0,5 đ) D1 = X Q1 Q0 D0 = Q0 X = 0: Q1Q0 = 11, 10, 01, 00, 11, … X = 1: Q1Q0 = 00, 01, 10, 11, 00, … b Thành lập bảng chuyển trạng thái: (0,5 đ) X Q1 Q0 0 0 1 0 1 0 1 1 1 (0,5 đ) Với X = 0, ta có đếm xuống bit; Q+1 Q+0 1 0 1 0 1 1 0 X =1, ta có đếm lên bit Câu (3 điểm) a Cho hệ (gồm ngõ vào X ngõ Z) có giản đồ trạng thái hình vẽ X=1 D 0 C 1 B A 0 Q1 Q0 A B D C Bảng gán trạng thái Thiết kế hệ T-FF (kích cạnh lên) PLA (vẽ sơ đồ kết nối PLA với Flipflop trình bày bảng nạp PLA) X 0 0 1 1 Q1 Q0 0 1 1 0 1 1 Z 0 0 Q+1 Q+0 1 1 1 1 X Z Q1 T1 T1 T0 0 0 1 0 0 1 1 (0,5 đ) Z = Q1Q0 T1 XQ1 Q0 00 01 11 10 1 T1 = X Q0 + X Q1Q0 T0 XQ1 Q0 00 01 11 10 (0,5 đ) T T0 = X Q1 1 Q T T0 Q0 (0,5 đ) Z XQ1 Q0 00 01 11 10 Bảng nạp PLA Q CK X Q1 Q0 Z T1 T0 1 0 b Hồn tất giản đồ định (giản đồ xung) hệ 1 - 0 - (1 đ) CK X A A B B C B Q1 Q0 Z C (0,5 đ) D C 1 0 0 Câu (1,0 điểm) Cho Flip-flop hình vẽ: Bảng hoạt động Q X1 X1 0 1 CK X2 Q Q+ Q Q X2 1 a Xác định phương trình đặc tính Flip-flop: Q+ (0,5 đ) X1 X Q 0 0 1 1 0 1 0 1 1 1 Q+ Q+ X1X2 00 01 11 10 Q 1 1 0 0 1 1 Q+ = X1 Q + X1 X2 + X1X2Q b Với ngõ vào X1 = X2 = Flip-flop có tính chất gì? Giải thích ngắn gọn Với X1 = X2 = Q+ = Q : ta có FF đếm (chia đôi tần số) (0,5 đ) Câu (1,0 điểm) Một hệ kiểu Moore có ngõ vào X ngõ Z Ngõ Z ngõ vào X nhận bit liên tiếp khác Hãy thành lập bảng chuyển trạng thái Trạng thái Ý nghĩa S0 Trạng thái reset Hiện (chưa nhận bit) Kế tiếp Ngõ X =0 X=1 Z S0 S1 S2 S1 (0) S1 S1 S3 S2 (1) S2 S4 S2 … (1) S3 S4 S2 (0) S4 S1 S3 Câu (1,5 điểm) Hãy vẽ sơ đồ logic đếm nối tiếp mô tả VHDL, từ xác định dãy đếm đếm này: library ieee; use ieee.std_logic_1164.all; entity CAU5 is port ( CLK : IN std_logic; Q : BUFFER std_logic_vector(2 downto 0)); end CAU5; architecture THI of CAU5 is component T_FF port ( T, CK, Pr, Cl: IN std_logic; Q: OUT std_logic); end component; signal Z, ONE, ZERO: std_logic; begin ONE F null; architecture THI of CAU7 is end case; begin end process; process (A, B, S) end THI: Ngày 02 tháng 01 năm 2013 BM Điện Tử GV đề soạn đáp án NGUYỄN... u1: T_FF port map (ONE, Q(0), Z, ZERO, Q(1)); u2: T_FF port map (ONE, Q(1), Z, ZERO, Q(2)); end THI; Q0 Pr T CK CLK Q Pr T CK Cl CK Q Q Cl T_FF component Q1 Pr T Q2 Pr T CK Cl Q Cl Z (1 đ) Đây