ĐỀ THI GIỮA KÌ XỬ LÍ TÍN HIỆU SỐ

ĐHQG TPHCM–ĐH Bách Khoa Khoa Đ-ĐT–BM Điện Tử GVPT: Hồ Trung Mỹ Đáp án Đề kiểm tra giửa HK – NH:2011-2012 Mơn: Xử lý tín hiệu số với FPGA – Lớp: DD08DV1 Ngày thi: 03/04/2012 – Thời gian làm bài: 45 phút (SV sử dụng tài liệu mình, KHƠNG dùng máy tính) Câu 1: (4 đ) Cho trước DFG sau thời gian tính tốn nút ghi dấu ngoặc kế bên nút (đơn vị u.t.) a) Tìm giới hạn lặp quan sát: (1.5 đ) Tính giới hạn vòng DFG (1 đ) Vòng thứ Các nút vòng A-B-D A-B-C-D A-E-C-D B-D B-C-D Giới hạn vòng (u.t.) (10+2+6)/2 = 18/2 = (10+2+6+4)/2 = 22/2 = 11 (10+8+4+6)/2 = 28/2 = 14 (2+6)/1 = (2+4+6)/1 = 12 Suy giới hạn lặp T = max{các giới hạn vòng} = 14 u.t (0.5 đ) b) Tìm giới hạn lặp giải thuật LPM: (2.5 đ) S1 Lập giản đồ Gd: (0.5 đ) DSP-FPGA_KTGHK_AY1112-S2_trang 1/3 S2 Lập ma trận L(1) dựa theo Gd: (0.5 đ) - S3 Lập ma trận L(2) L(3) dựa theo L(1): (1 đ) S4 Suy giới hạn lặp T = max{ 28/2, 24/2, 40/3 } = 14 u.t (0.5đ) Câu 2: (2 đ) Một lọc số mơ tả phương trình sau: y(n) = ax(n) + bx(n–2) + cx(n–4) a) Vẽ sơ đồ khối mạch chu kỳ xung nhịp TCLK = TM + TA (TM thời gian tính tốn nhân TA thời gian tính tốn cộng): (0.5đ) b) Vẽ sơ đồ khối cấu trúc a) với kích thước khối (1.5 đ) Ba phương trình ngõ ra: (0.5 đ) y(3k) = ax(3k) + bx(3k–2) + cx(3k–4) y(3k+1) = ax(3k+1) + bx(3k–1) + cx(3k–3) y(3k+2) = ax(3k+2) + bx(3k) + cx(3k-2) Sơ đồ khối hệ song song có kích thước khối 3: (1 đ) Chú ý từ hệ phương trình ta vẽ trực tiếp sơ đồ khối biến đổi slide để có dạng gọn hơn! Hình vẽ bổ sung sau! DSP-FPGA_KTGHK_AY1112-S2_trang 2/3 Câu 3: (4 đ) Cho trước DFG sau thời gian tính tốn nút ghi dấu ngoặc kế bên nút (đơn vị u.t.) a) Tính đường tới hạn (critical path) DFG: (1 đ) (0.5 đ) Đường tới hạn qua nút: A-E-C có giá trị 10+8+4 = 22 u.t (0.5 đ) b) Tái định (retiming) DFG để có giá trị đường tới hạn 10 u.t ( đ) Hãy vẽ nhát cắt DFG gốc vẽ lại hình cho nhát cắt tính lại đường tới hạn cho DFG sau Nghiệm có Tái định nút A (-2D) nút E(-D) Nghiệm có Tái định tiếp nghiệm nút B (-D) Đường tới hạn là: 10 u.t (tại nút A) Đường tới hạn là: 10 u.t (tại nút A) Kết thúc kiểm tra DSP-FPGA_KTGHK_AY1112-S2_trang 3/3