CÁC MẠCH SỐ

PHẦN III: CÁC MẠCH KĨ THUẬT SỐThí nghiệm 3.1: Các đặc trưng lối vào chuẩn và dao diện các cổng logic .....90Thí nghiệm 3.2: Các lối vào và lối ra của cổng lôgic ............ 95Thí nghiệm 3.3: Các đặc trưng động học của cổng logic ..... 99Thí nghiệm 3.4: Các mạch kết hợp ......................................103Thí nghiệm 3.5: Công cụ phần mềm cho cổng logic có thể lập trình ........ 117Thí nghiệm 3.6: Các mạch thời gian và các máy dao động . 119Thí nghiệm 3.7: Các mạch khoá và mạch flipflop ............ 124Thí nghiệm 3.8: Bộ đếm và máy ghi nhận độ trôi ................ 132Thí nghiệm 3.9: Các mạch đếm LSI .................................... 143Thí nghiệm 3.10: Các bộ nhớ .............................................. 146Thí nghiệm 3.11: Thiết kế hệ thống hoá các mạch tuần tự ..151Thí nghiệm 3.12: Bộ tích phân logic ..................................... 159

Kỹ thuật hạt nhân PHẦN III CÁC MẠCH SỐ GIỚI THIỆU Các mạch số có mặt nhiều thiết bị điện tử hạt nhân, từ khuếch đại đến MCA (các máy phân tích biên độ đa kênh) Các thiết bị số sẵn có gồm tổ hợp phép tích phân đơn giản như: cổng gate, mạch flip-flop, đếm tích phân thang chia lớn vi xử lý Ngày nay, IC thiết bị phổ biến nhiều thiết kế, người sử dụng lập trình cho IC Trong mạch thiết kế thành công, xét độc lập với công nghệ, phần cố gắng nhà thiết kế liên quan đến hàm logic cấu trúc mạch mà họ thiết kế, phần khác liên quan đến đặc trưng thời gian điện tử IC sử dụng Tương tự vậy, cách mạng kĩ thuật liên tục phát triển này, kĩ sư bảo trì muốn bảo trì tốt thiết bị điện tử số, họ phải tuân theo nguyên tắc kĩ thuật chúng Phần III thảo luận thiết bị điện tử số Phần đề cập tới việc làm quen với loại thiết bị logic thí nghiệm để mang lại hiểu biết chức logic tính chất điện thiết bị Tóm lại, phiên kĩ thuật chuẩn cho thiết kế logic mạch kết hợp mạch kết nối đưa Tầm quan trọng phần cứng phần mềm nhấn mạnh thông qua việc mô tả chúng thí nghiệm riêng biệt 119 Kỹ thuật hạt nhân THÍ NGHIỆM 3.1 CÁC ĐẶC TRƯNG LỐI VÀO CHUẨN VÀ GIAO DIỆN CỦA CỔNG LƠGIC I Mục đích Mục đích thí nghiệm mơ tả đặc trưng hai loại mạch logic sử dụng rộng rãi nhất, hiểu yêu cầu điều khiển khả chúng, thực hành việc kết nối họ mạch logic với thành phần khác mạch khác II Tổng quan Trong thí nghiệm này, đề cập tới mạch logic loại CMOS TTL Các phân loại hai nhóm CMOS TTL có nhiều điểm khác đáng kể, ví dụ yêu cầu điều khiển khả chúng, xét TTL Schottky công suất thấp, loại LS xét phân loại HC, CD CMOS TTL loại IC quan trọng có số lượng lớn Nó loại chiếm ưu mạch kích thước nhỏ trung bình 120 Kỹ thuật hạt nhân thay dần mạch CMOS Các mạch có ưu điểm tiêu hao cơng suất trạng thái chờ nhỏ mạch CMOS có tốc độ mạch TTL nhanh Hình 3.1.1: Các giá trị phù hợp cho mạch TTL/LS CMOS/HC Việc sử dụng loại CMOS TTL đòi hỏi khơng hiểu biết mức logic đặc trưng chúng, giới hạn cho phép mà hiểu biết yêu cầu điều khiển khả dòng lối Trong thực tế, hiểu biết đặc biệt quan trọng cần kết nối hai họ mạch kết nối mạch điện khác Theo cách truyền thống sau đây, chọn cổng NAND (47LS00) để đặc trưng cho họ TTL, cổng NOR (74HC02 CD 4001) để điều khiển nét đặc trưng CMOS Để tham khảo, mức điện cho phép CMOS TTL 5V đưa Hình 3.1.1, hình giá trị lớn đặc trưng dòng bảo vệ để dòng giữ điện giới hạn cho phép (chú ý rằng, dòng CD nhỏ so với dòng HC ra) III Thí nghiệm Dòng ra: Các mạch H.3.1.2 sử dụng để thu đặc trưng V-A lối Điện áp đo lối cổng, dòng lối thu nhờ sụt qua trở 220R Vẽ đặc trưng V-A cho hai trạng thái logic 121 Kỹ thuật hạt nhân Hình 3.1.2: Đo đặc trưng lối Bạn áp dụng kết để nói cách kết nối phù hợp LED với mạch TTL/LS minh hoạ hình 3.1.3 LED bật trạng thái lối Điện trở R chọn để giới hạn dòng đến mức hợp lý, độ sụt diot 2V, sử dụng điện trở 330R (I0 = mA) Cũng vậy, rơle nhỏ có dòng điều khiển vào khoảng vài mA kích hoạt trực tiếp mạch TTL điện áp lối mức thấp (H.3.1.4) Vai trò diot triệt dòng nên hiểu sau: cần để hạn chế điện tạo rơle nối với cổng dòng điện triệt tiêu Hình 3.1.3: Ghép nối LED với mạch LS/TTL Hình 3.1.4: Ghép nối rơle với mạch TTL/LS 122 Kỹ thuật hạt nhân Đặc trưng lối vào: Đặc trưng chuyển đổi điện áp vào/ra dòng lối vào đo sử dụng mạch điện Hình 3.1.5 Sự phản hồi (Feedback) bắt buộc điện áp lối vào đảo khuếch đại thuật tốn trì điện đến lối vào không đảo nhờ điện kế 10K mà khơng quan tâm đến dòng cổng logic Bằng cách thay đổi điện bước 0,5 V, xác định: - Đặc trưng chuyển đổi cổng vào/ra cách đo thể điểm A V - Đặc trưng lối vào cổng cách đo điểm A B (dòng lối vào tính theo cơng thức (VB-VA)/Rf) Giá trị điện trở hồi tiếp R nên lựa chọn để có độ nhạy tốt việc xác định dòng lối vào trì dòng khuếch đại thuật tốn trạng thái bão hồ Hình 3.1.5: Đo đặc trưng lối vào Các giá trị đo phải cổng điểm bắt đầu điểm cho (source or sink) dòng lớn nhiều dòng cần thiết lối vào cổng khác Số cổng điều khiển từ lối đơn lẻ: catalog chúng ứng với tên fan-out, giá trị điển hình 20 cho TTL/LS Đối với dòng lối vào CMOS hai trạng thái logic thấp, thực tế, fan-out giới hạn xem xét động học thảo luận thí nghiệm sau Các giao diện loại TTL/CMOS: Các đặc trưng cổng TTL CMOS ra: loại sử dụng với số lưu ý phải thực kết nối chúng Cả hai loại sử dụng VCC; sau đó, việc nối TTL với CMOS, cần sử dụng điện trở-full-up để nhận mức phù hợp cho trạng thái i lối vào CMOS, kết nối TTL với CMOS, tranzitor sử dụng để đảm bảo phù hợp cho trạng thái lối vào TTL (đây phương pháp an toàn cho CMOS giống HC); giá trị R phải phù hợp với dòng lớn nguồn cổng CMOS Điều tóm tắt Hình 3.1.6 123 Kỹ thuật hạt nhân Hình 3.1.6: Ghép nối TTL-CMOS (sử dụng cấp tương tự VCC) Khi TTL CMOS sử dụng nguồn cấp có điện áp khác cần phải tính đến độ dịch mức Các ví dụ giao diện Hình 3.1.7 Bạn lắp mạch kiểm tra hai giao diện đảo không đảo từ CLOS tới TTL giao diện (đảo) từ TTL đến CMOS Các điện trở mạch TTL-CMOS chọn phép cung cấp +5V sử dụng cho CMOS, diot nối với lối vào TTL tới mức an tồn gần VCC Hình 3.1.7: Ghép nối TTL-CMOS (các cấp khác VCC) TTL với giao diện logic NIM âm: Việc chuyển đổi từ mức TTL tới mức logic NIM nhanh thực với mạch Hình 3.1.8 Thơng thường, T1 dẫn T2 ngắt cực base- emiter T1 diot ngăn dòng từ T2 tới T1 Việc chuyển tiếp A1 ->0 lối TTL vi phân với số thời gian C1x R, R điện trở tương đương điện trở R1, R2, R3 mắc song song (xấp xỉ 35ns), ngắt T1 thời gian ngắn, bật tắt dòng qua R5 tới T2 Do đó, mạch điện giảm khoảng 18 mA từ trở tải 50R, yêu cầu chuẩn logic nhanh NIM Lắp ráp mạch theo Hình 3.1.8 đo trở kháng lối thời gian tăng cho trở tải 50R 124 Kỹ thuật hạt nhân Hình 3.1.8: Ghép nối với NIM logic âm Tăng giá trị dòng lối ra: Đơi cần phải tăng dòng lối cổng Điều thường làm cách sử dụng tranzitor lưỡng cực, lắp ghép Darlington FET thiết bị khác linh kiện rời dạng IC Hình 3.1.9: Ghép nối với dây cáp 50 ohm Xét ví dụ: Chúng ta điều khiển cáp Cáp thơng thường có điện trở 50 Ω dòng đủ lớn phải cung cấp trì mức điện thích hợp tín hiệu truyền dọc theo cáp Tương tự, trở kháng lối nguồn phải xấp xỉ 50 Ω để tránh phản xạ cáp Mạch điện Hình 3.1.9 phù hợp cho mục đích Các tụ điện tăng tốc đảm bảo cho chuyển tiếp nhanh lối ra, điện trở 47 Ω (kết hợp với trở lối thấp transitor dẫn T2 T3) tương xứng với trở cáp 125 Kỹ thuật hạt nhân THÍ NGHIỆM 3.2 CÁC LỐI VÀO VÀ LỐI RA CỦA CỔNG LOGIC I Mục đích 126 Kỹ thuật hạt nhân Mục đích thí nghiệm để mô tả đặc trưng lối vào Triger Schmitt, colector hở lối trạng thái cổng logic, để hiểu kết nối WIRED-OR giới thiệu máy truyền nhận tín hiệu II Tổng quan Có khoảng lối vào hẹp mà cổng logic hoạt động mạch tuyến tính khơng bão hòa Nhiễu mạch, đặc biệt tín hiệu vào thay đổi chậm, gây sai hỏng việc khởi phát cổng, tín hiệu có thời gian tăng giảm so sánh với thời gian mà tín hiệu vào cần qua vùng tuyến tính Một mạch lối vào đặc biệt cần có cổng thoả mãn điều kiện Các cổng cải tiến xem Triger Schmitt, mạch lối vào phân biệt loại Schmitt Bộ phân biệt sử dụng phản hồi dương để làm tăng hệ số khuếch đại tăng tốc việc bật tắt, cung cấp mức khởi phát khác cho tín hiệu tới (+) (-) ( positive-going, ….) Các trạng thái lối mà liên kết với mặt vật lý cần thiết tín hiệu từ cổng khác sử dụng để điều khiển đường tương tự Hai lời giải khác toán thực hiện, trạng thái lối tương ứng thường xem collector hở trạng thái Sự kết nối WIRED-OR ứng dụng có giá trị trạng thái collector hở Các máy truyền nhận tín hiệu xem ứng dụng tầng trạng thái, chúng mạch hữu ích chân cực phục vụ lối vào lối III Thí nghiệm Lối vào Triger Schmitt: Một mạch tương tự Hình 3.2.1 sử dụng để xác định đặc trưng phận đảo Triger Schmitt (74XX14, TTL CMOS) Đường cong chuyển đổi vào-ra hiển thị trực tiếp dao động kí theo lắp đặt Hình 3.2.1 Máy phát tín hiệu vào phải phát sóng dạng tam giác sin từ 0->5V Nếu sóng khơng dương kết hợp diot-trở phải sử dụng để bảo vệ lối vào cổng, Hình 3.2.1 Bạn nên quan sát đường cong trễ, hầu hết mạch điện, chuyển tiếp xảy 1,6V tín hiệu vào (+) (positive going) 0,8V tín hiệu vào (-) 127 Kỹ thuật hạt nhân Hình 3.2.1: Bộ khởi phát Schmit thích hợp Quan sát thời gian chuyển tiếp lối tín hiệu lối vào thay đối chậm Cùng với đường trễ, việc tăng tốc phản hồi dương cho phép nhận được, ví dụ: thời gian xác đánh dấu từ mạng cấp điện với mạch điện Hình 3.2.2 Vì lí tương tự cổng Schmitt thường sử dụng để tạo tín hiệu rõ ràng cho mục đích ban đầu mạch (nghĩa để thiết lập đặt khố mạch lật cơng suất cao) Hình 3.2.2 Hình 3.2.2: Thu thập tín hiệu nhanh, rõ từ tín hiệu chậm bị nhiễu Lối vào Collector hở: Một cổng thu hở điển hình 74XX03 cổng NAND lối vào Trạng thái bao gồm tranzitor đơn với cực phát (emitter) nối đất Cực thu khơng nối bên trong, nối với chân Do đó, lối cực thu hở giảm khơng cấp dòng Các đặc trưng giảm lối đo sử dụng mạch điện thích hợp Hình 3.2.3 128 Kỹ thuật hạt nhân phân chia tổ hợp xác định trạng thái Q1 Q0 mạch lật Về nguyên tắc, tổng tuỳ ý, làm theo cách Nhưng ví dụ: xem Q1 Q0 nối hệ thống nữa, muốn lối thay đổi bit hệ thống thay dổi từ trạng thái sang trạng thái khác, phải thực nhân chia sau : A→00, B→01, C→11, D→10 Sự phân chia Hình 3.11.2 Bước viết bảng chuyển tiếp trạng thái với thông tin sẵn có sơ đồ trạng thái Bảng Hình 3.11.2, PS tượng trưng cho trạng thái tại, NS cho trạng thái Hình 3.11.1: So đồ trạng thái đếm module Hình 3.11.2: Sơ đồ trạng thái bảng chuyển đổi đếm Grey module Bây phải giải vấn đề khác: chọn mạch flip-flop sử dụng Một lần nữa, định tuỳ ý, định chọn mạch flip-flop loại D Từ bảng chuyển đổi, viết phương trình cho lối vào mạch loại D, D1 D0D theo giá trị lối Chúng ta có: D1  Q1Q0  Q1Q0  Q0 D0  Q1Q0  Q1Q0  Q1 Đây kết đơn giản, biểu diễn sơ đồ Hình 3.11.3 Chú ý hệ thống đồng Trong ví dụ này, mạch đến xung Clock mã Grey ( mã mà có bit thay đổi từ số đến số khác) Kiểm tra điều cách sử dụng hai mạch flip-flop khối 74 vẽ sơ đồ thời gian hoạt động mạch 201 Kỹ thuật hạt nhân Hình 3.11.3: Mạch đếm Grey module Trong ví dụ đơn giản này, mạch kết hợp khơng cần thiết Nhưng mục đích mà muốn mạch trạng thái (đây thiết kế cho mạch liên tiếp) để cung cấp lối giải mã, tức đường lối Trong trạng thái này, đường hoạt động (3 thấp, cao) Tất nhiên, sau mạch kết hợp phải sử dụng Nhìn chung, mạch kết hợp có vai trò quan trọng việc thiết lập điều kiện có chuyển đổi trạng thái Chúng ta lại sử dụng đếm module làm ví dụ, tiến hành phân chia trạng thái H.3.11.4; bảng chuyển tiếp tương ứng Chúng ta lại chọn mạch flip-flop loại D Các phương trình cho lối D là: D1  Q1Q0  Q1Q0 D0  Q1Q0  Q1Q0  Q1 Bạn kiểm tra việc thiết kế cách sử dụng mạch flip-flop khối 74 So sánh thiết kế với sơ đồ logic số đếm tích phân đồng sẵn có Hình 3.11.4: Sơ đồ trạng thái bảng chuyển đổi đếm nhị phân 4module Chúng ta tìm mạch khác chức cách sử dụng mạch flip-flop loại JK Thay phương trình mạch flip-flop D, có phương trình Hy vọng rằng, khả viết tăng 202 Kỹ thuật hạt nhân bù mạch kết hợp đơn giản tạo mạch JK tốt Để đưa phương trình cho lối vào J, tìm chuyển tiếp 0-1 J phải mức1 Tương tự, lối vào K tìm chuyển tiếp 0-1 Chúng ta thu J  Q1Q0 K1  Q1Q0 J  Q1Q0  Q1Q0  Q0 K Q Q0  Q1Q0  Q0 Mặc dù hệ thống đơn giản, thực việc sử dụng mạch flip-flop JK nhiều công dụng mang lại nhiều cải tiến Tất nhiên, điều phụ thuộc vào thiết kế đặc biệt xem xét Một ví dụ rõ ràng rằng, khơng có lợi thay mạch JK cho mạch flip-flop D máy ghi nhận độ trôi đơn giản Thiết kế ví dụ: đếm lên/xuống – up/dow counter Nhìn chung, mạch liên tiếp không phụ thuộc vào giá trị biến trạng thái mà phụ thuộc vào giá trị biến lối vào Như thí dụ thiết kế, đưa đếm tăng/giảm module Đếm tăng thực biến lối vào U mức cao, đếm giảm U thấp Sơ đồ trạng thái hình Hình 3.11.5 với bảng chuyển đổi phân chia trạng thái Một lần nữa, lại sử dụng mạch flipflop D để thiết lập hệ thống Để xác định phương trình đơn giản (và cách giảm sai số tối thiểu nhất), xây dựng biểu đồ Karnaugh từ bảng chuyển đổi trạng thái (một biểu đồ K tóm tắt đưa cuối thí nghiệm) Các biểu đồ biểu đồ Hình 3.11.6 Mỗi ô kết nối với trạng thái xác định Chúng ta đặt vào ô trạng thái trạng thái nối với hộp (nhớ sử dụng mạch lật D), không cần thiết để viết trạng thái vào ô trống 203 Kỹ thuật hạt nhân Hình 3.11.5: : Sơ đồ trạng thái bảng chuyển đổi đếm lên/xuống module Hình 3.11.6: Giản đồ K đếm lên/xuống Các phương trình tương đương là: D1  U Q1Q0  U Q1Q0  UQ1Q0  UQ1Q0 D0  Q0 Các bạn vẽ sơ đồ đếm so sánh sơ đồ IC có chức Ví dụ thiết kế điều khiển trạng thái Các ví dụ thiết kế lựa chọn để minh hoạ cho phương pháp thiết kế với mạch đơn giản viết rõ Tất nhiên, đếm có sẵn nhiều dịch cần đến để thiết kế mạch loại Bây giờ, đưa thí dụ thiết kế liên quan tới dự án tiêu biểu thảo luận phần sau dịch 204 Kỹ thuật hạt nhân Hình 3.11.7: Sơ đồ thời gian mạch Chúng ta thiết kế mạch điều khiển hoạt động nhớ Mạch phải tạo tín hiệu để chọn hoạt động đọc viết, tín hiệu phép lối trạng thái nhớ IC, tín hiệu để khố liệu đọc từ nhớ đưa vào máy ghi nhận Các tín hiệu tạo theo sơ đồ thời gian Hình 3.11.7 Sự tạo chúng bắt đầu giá trị biến lối vào không đồng bộ-IN mức cao (IN=1), mặt khác mạch khơng có tác dụng trạng thái mà xác định RW=1, ME=1 LA=0 Một bắt đầu, hệ hoàn thành bước sơ đồ thời gian không phụ thuộc vào giá trị biến lối vào Từ sơ đồ thời gian mô tả bên trên, vẽ sơ đồ trạng thái Hình 3.11.8, trạng thái kí hiệu từ A tới D Trong trạng thái, giá trị lối tương ứng theo thứ tự RW – ME - LA Giá trị biến IN ra: IN = chuyển từ A→ B, IN = trạng thái A Trong tất chuyển đổi khác, giá trị IN (trong khác; IN không cần quan tâm), không sơ đồ trạng thái Hình 3.11.8: Sơ đồ trạng thái bảng chuyển đổi Chúng ta biết điều khiển có trạng thái Do đó, mạch flip-flop cần thiết Tuy nhiên, để minh hoạ làm hệ thống có 205 Kỹ thuật hạt nhân nhiều trạng thái trạng thái đặc trưng cho mô tả chúng (đây điều tốt N ≠ 2N);chúng ta định sử dụng mạch lật Hệ thống có trạng thái khơng sử dụng Chúng ta phải chắn không tổn hại đến hệ thống, thảo luận bên Với mạch flipflip, lập bảng chuyển đổi trạng thái Hình 3.11.8 Trong bảng này, xác định lối flip-flip nhãn ghi RW, ME LA; IN xác định giá trị lối vào Từ bảng chuyển đổi xây dựng biểu đồ K Hình 3.11.9, có 4×4 biểu đồ bao gồm biến lối vào Hình 3.11.9: Giản đồ K cho mạch Bây điền trạng thái Các ô trống trạng thái không sử dụng Chúng không sử dụng chúng xuất hiện, mạch flip-flop khơng có trạng thái thời điểm cấp điện xác định trước, lỗi đưa vào hệ thống nhiễu Dĩ nhiên, kiện sau không phép xảy ra, xảy đưa cách để phục hồi lại hệ thống mà không cần ngắt nguồn cấp cho Do dó, xem xét trạng thái không sử dụng Tất chúng khơng có tác dụng, trạng thái 110 trạng thái Vì vậy, đặt trạng thái vào ô trống biểu đồ mạch lật ME RW đặt trạng thái vào ô trống biểu đồ LA Vì vậy, có phương trình sau ( ý RW.D: giá trị lối vào D mạch flip-flop RW tương tự cho lối vào khác) RW D  RD  ME  LA ME.D  RD  ME.IN  LA LA.D  RD.ME.LA Các lối hệ thống lấy trực tiếp từ lối mạch flip-flop Thiết hồn tất bạn chạy thử Bạn sử dụng khối 74 số cổng (cố gắng làm tập nhỏ đại số Boolean bạn muốn sử dụng dù hơặc cổng NAND lối vào) Tuy nhiên, làm mạch theo cách khác cách sử dụng 206 Kỹ thuật hạt nhân vi mạch PAL xác định ( xem thí nghiệm 3.7) Một PAL 16R4 đơn lẻ đủ cho thiết kế số lối vào PAL, lối trạng thái tự để thực chức logic khác Bộ liên tiếp sử dụng dự án tiêu biểu đề cập bên có lối thực mạch loại PAL 20R8 Các công cụ phần mềm giống chương trình CUPL nói đến thí nghiệm 3.5; phần thiết yếu để lập trình thiết bị có nhiều hỗ trợ lớn việc thiết kế Cách sử dụng biểu đồ Karnaugh Các chức logic mô tả bảng chân lí, biểu thức đại số biểu đồ Karnaugh (biểu đồ K dạng ngắn) Một biểu đồ K bao gồm tập ô vuông, ô vuông viết vào giá trị hàm cho tổ hợp biến Theo cách này, biểu đồ K bảng chân lý dạng khác, dạng rút gọn Trong Hình 3.11.10, có bảng chân lý biểu đồ K biểu thức Boolean cho hàm biến Rõ ràng, dòng bảng chân lý ứng với vuông biểu đồ K Sự kết hợp bảng giá trị biến cho dòng Chúng ta rõ ràng trạng thái biểu đồ, vng bị bỏ trống trạng thái giả sử Chúng ta viết giả sử trạng thái trống Nhìn chung, viết trạng thái liên quan đến việc biểu diễn hàm với số trạng bé trạng thái để biểu diễn số hạng lớn nhất, tên chúng định nghĩa ngắn gọn Hình 3.11.10: Bảng chân lý giản đồ K biểu diễn Boolean Chúng ta xác định rõ quy luật để chuyển đổi từ biểu diễn hàm tới dạng khác Từ bảng chân lý sang biểu thức Boolearn, theo hai quy luật sau đây: Viết hàm tổng tích Các tính tương ứng với đường mà hàm nhận giá trị 1, tạo nên biến chúng phần bù chúng chúng Do đó, hàm bên 207 Kỹ thuật hạt nhân trên, viết f  A B  AB (tích bên trái ứng với dòng thứ bảng chân lý) Viết hàm tích tổng Các tổng ứng với đường mà hàm nhận giá trị 0, chúng tạo nên biến chúng 0, phần bù Do đó, hàm bên trên, ta viết: f  ( A  B)( A  B ) (tổng bên trái ứng với đường bảng chân lí) Tương tự, biểu đồ K Viết hàm tổng tích, thấy vng trạng thái Viết hàm tích tổng, thấy ô ứng với Mỗi số lượng tổng tích gọi số hạng bé số hạng tích tổng gọi số hạng lớn Tên chúng đưa thực tế hàm tương ứng với số hạng bé lấp đầy vùng nhỏ biểu đồ K 1, tức ô vuông đơn lẻ hàm ứng với số hạng lớn đơn lẻ lấp đầy vùng lớn Hình 3.11.11: Các triển khai số hạng lớn nhât nhỏ có liên quan giản đồ K Cách đơn giản biểu thức Boolean thu từ biểu đồ K Xét hàm xác định Hình 3.11.11 Biểu đồ K với trạng thái sử dụng để đưa hàm biểu diễn số trạng bé Nếu đơn giản hố biểu thức, sử dụng cho đơn giản quy luật đại số Boolean, thực trực tiếp từ việc kiểm tra mắt biểu đồ K Vì lí này, biểu đồ K trở nên hữu ích Trong đại số, có X  X , sử dụng quy luật X  X  để đơn giản biến X Điều chuyển thành quy luật biểu đồ K sau đây: ô vuông với trạng thái kết hợp để đơn giản biến mà biến bù từ ô vuông đến ô vuông khác Do đó, hình.3.11.11; hai vng với trạng thái theo chiều từ trái sang phải kết hợp để loại B, ô vuông theo chiều từ xuống kết hợp để loại A Sử dụng quy luật này, viết 208 Kỹ thuật hạt nhân f=A+B (đây hàm với hệ số lớn đơn lẻ, chứng minh biểu đồ K bên trái) Chúng ta ý ô vng tương tự sử dụng lần trình đơn giản điều ứng với quy luật đại số là: A+A = A Bây giờ, xét hàm có biến Biểu đồ K có vng, nhóm thành lớp 4×2 (Hình 3.11.12) cho hàm cụ thể f(A,B,C) Trong biểu đồ K, kết hợp biến theo cách khác Điểm quan trọng biến tạo cặp đưa vào ứng với mã mà bít thay đổi thời điểm (mã grey) Điều đảm bảo rằng, trường hợp biến, vng có biến mà phần bù từ sang khác, lược bỏ biến thực mắt Bằng ô vuông kế tiếp, hiểu ô vuông theo logic khơng theo hình học Rõ ràng, ô vuông cuối hàng (và cột) biểu đồ K kế tiếp, theo cảm nhận Do đó, từ biểu đồ K bên trên, viết f  A BC  AC Hình 3.11.12: Giản đồ K cho hàm ba biến Các biểu đồ K xậy dựng theo quy luật tương tự Một biểu đồ K bốn biến Hình.3.11.13 Một lần nữa, điểm quan trọng biểu đồ thứ tự ô liên mã grey để việc đơn giản thu quan sát Trong ví dụ hàm bốn biến này, viết f  A  C  BD Hai hàng đầu cho phép lược bỏ tương tự B, C D thu A Tương tự, hai cột bên trái cho phép ghi thông số C Cuối cùng, ô vuông bên trái kết hợp với trạng thái hai ô vuông bện trái với ô vuông bên phải để đưa thông số BD Đây chắn cách nhanh để đơn giản hoá hàm 209 Kỹ thuật hạt nhân Hình 3.11.13:Giản đồ K cho hàm biến Các biểu đồ K thường sử dụng thiết kế lối vào mạch lật Trong ứng dụng này, biến trạng thái hình thành kết hợp biểu đồ K phù hợp đưa trạng thái (hoặc 0) cần bảng chuyển đổi trạng thái Mỗi ô vuông kết hợp với trạng thái tại, trạng thái giá trị cần cho lối vào mạch lật để đưa trạng thái tương ứng chuyển đổi xung Clock 210 Kỹ thuật hạt nhân THÍ NGHIỆM 3.12 BỘ PHÂN TÍCH LOGIC I Mục đích Trong thí nghiệm học cách để vận hành máy phân tích logic, thảo luận chức cách điều khiển II Tổng quan 211 Kỹ thuật hạt nhân Các máy phân tích logic cơng cụ quan trọng việc phát triển bảo dưỡng mạch số Mạch lối vào chúng nhận biết tín hiệu lối vào dạng nhị phân 1; mức điện phân biệt hai trạng thái điều chỉnh cho họ logic khác tín hiệu số khơng đo không hiển thị Một số lượng lớn cổng lối vào (16 nhiều hơn) xử lý và lưu trữ đồng thời nhớ Dữ liệu lối vào lấy mẫu không đồng tốc độ xác định đồng hồ bên trong, đồng tốc độ xác định đồng hồ hệ thống đo đạc Các máy phân tích logic có sẵn thiết bị độc lập card máy cá nhân Các máy phân tích logic không đắt giá việc ghi nhận số liệu chúng so sánh với thiết bị độc lập Sơ đồ khối máy phân tích: Sơ đồ khối máy logic Hình 3.12.1 Khối so sánh lối vào mô tả máy so sánh n + q, đây: n liệu lối vào q số điều kiện Số điều kiện dòng lối vào sử dụng cho mục đích khởi phát khơng giống đường liệu lối vào, chúng không hiển thị Chức khối cung cấp tín hiệu mức logic xác định để trì mạch phân tích Điện áp ngưỡng so sánh điều chỉnh giới hạn rộng để phù hợp với mức logic họ logic khác Các cực dò sử dụng để lấy tín hiệu từ so sánh Yêu cầu cực dò chúng phải có trở kháng cao (điện dung thấp) Bộ so sánh tín hiệu khối khởi phát dương hình thành mạch khởi phát máy phân tích Bộ so sánh so sánh tín hiệu vào (nghĩa giá trị logic đường liệu máy phân tích điều kiện) với tín hiệu xác định trước (tín hiệu ghi số máy ghi nhận) Một tín hiệu sinh có tương thích hai tín hiệu 212 Kỹ thuật hạt nhân Hình 3.12.1: Sơ đồ máy phân tích logic Bộ nhớ loại ghi độ trôi Mỗi máy ghi gắn với đường liệu chiều dài xác định lượng số liệu lưu trữ Một máy ghi nhận ghi nhận liệu lối vào mạch lật lối vào so sánh (chế độ thu nhận), từ mạch lật cuối (chế độ hiển thị) Trong chế độ thu nhận, đường tín hiệu clock tất máy ghi nhận kích hoạt tín hiệu lấy mẫu Ở chế độ hiển thị, hiển thị dao động ký Khi tín hiệu lấy mẫu bên ngồi sử dụng, cạnh tăng, cạnh giảm chọn xung clock kích hoạt Giá trị tối thiểu cho phép thời gian lấy mẫu phụ thuộc vào máy phân tích cụ thể, thời gian lấy mẫu thường 20ns Khối khởi phát điều khiển chế độ nhớ (thu hiển thị) Nó nhận tín hiệu vào từ so sánh tín hiệu, gửi tín hiệu điều khiển hiển thị/lưu trữ nhớ sau số s xung lấy mẫu chọn trước Do đó, s xung lấy mẫu lấy sau kiện khởi phát lưu trữ Dữ liệu giữ tương ứng với kiện mà chúng xảy trước kiện khởi phát Một trình ghi nhận bỏ qua kích hoạt trực tiếp mạch khởi phát, hành động bỏ qua có ích tín hiệu khởi phát bị lỗi xuất Việc hiển thị thông tin lưu trữ sơ đồ thời gian bảng trạng thái Trong trường hợp đầu tiên, trục X biểu diễn thời gian theo đơn vị tín hiệu xung lấy mẫu đường liệu (thường xem kênh) hiển thị dải rộng trục Y Dữ liệu lấy thời gian lấy mẫu hiển thị cột điểm, điểm cho kênh 213 Kỹ thuật hạt nhân III Thí nghiệm: Hoạt động máy phân tích Việc mơ tả ban đầu giúp hiểu lệnh điều khiển máy phân tích logic Các điều khiển sau đây: - Các xung lấy mẫu: bên trong/bên Nếu bên trong: lựa chọn tốc độ xung Nếu bên ngoài: lựa chọn xung - Điều chỉnh ngưỡng vào - Hoạt động khởi phát: chọn tín hiệu vị trí khởi phát - Ghi nhận: bắt đầu bỏ qua - Hiển thị: sơ đồ thời gian/ bảng trạng thái Số tích luỹ cung cấp hầu hết máy phân tích Ví dụ chọn mã cho trạng thái hiển thị (nhị phân, thập lục phân dạng khác); sử dụng nhớ phép so sánh hai tập liệu, ghi liệu vào đĩa Một số tập đơn giản cho phép hiểu hoạt động máy phân tích Cụ thể khác biệt việc lấy mẫu đồng khơng đồng bộ, trường hợp này, xung có sườn tăng giảm hiểu Ví dụ: Kiểm tra hoạt động đếm độ nhấp nhô nhị phân 8-bit Sử dụng hai xung bên đồng Cố gắng kiểm tra rằng, đếm không đồng cách ghi nhận trạng thái trung gian (như thảo luận thí nghiệm 3.8) Quan sát bảng trạng thái sơ đồ thời gian Như tập khác; cố gắng ghi nhận lặp lại mà xảy máy phát xung giả ngẫu nhiên 4-bit thảo luận thí nghiệm 3.8 Bộ đếm LSI thí nghiệm 3.9 thiết bị tốt để tìm hiểu Ví dụ: quan sát tín hiệu phân đoạn mà liên quan đến số cho Ở đây, mức so sánh lối vào phải điều chỉnh giá trị không chuẩn 214 Kỹ thuật hạt nhân 215