Chuong 2 Khoi xu ly trung tam TV

Chuong 2 Khoi xu ly trung tam TV tài liệu, giáo án, bài giảng , luận văn, luận án, đồ án, bài tập lớn về tất cả các lĩnh...

Chương Khối xử lý trung tâm - CPU Nội dung 2.1 Khối xử lý trung tâm 2.2 Tập lệnh máy tính 2.3 Cơ chế ống lệnh (pipeline) 2.1 Khối xử lý trung tâm 2.1.1 Chu kỳ xử lý lệnh Khi chương trình chạy, hệ điều hành tải mã chương trình vào nhớ Địa lệnh chương trình đưa vào thành ghi PC Địa ô nhớ chứa lệnh chuyển tới bus A qua ghi MAR Tiếp theo, bus A truyền địa tới khối quản lý nhớ MMU (Memory Management Unit) MMU chọn ô nhớ sinh tín hiệu READ 2.1.1 Chu kỳ xử lý lệnh Lệnh chứa ô nhớ chuyển tới ghi MBR qua bus D MBR chuyển lệnh tới ghi IR Sau IR lại chuyển lệnh tới CU CU giải mã lệnh sinh các tín hiệu xử lý cho các đơn vị khác, ví dụ ALU để thực hiện lệnh Địa PC tăng lên để trỏ tới lệnh chương trình thực hiện 10 Thực hiện lại các bước 3->9 để chạy hết các lệnh chương trình 2.1.2 Thanh ghi ➢Thanh ghi thành phần nhớ bên CPU: ▪ Lưu trữ tạm thời lệnh liệu cho CPU xử lý ▪ Dung lượng nhỏ, số lượng ít ▪ Tốc độ cao (bằng tốc độ CPU) ➢ Các CPU hệ cũ (80x86) có 16 – 32 ghi CPU hệ (Intel Pentium 4, Core Duo) có hàng trăm ghi ➢ Kích thước ghi phụ thuộc vào thiết kế CPU: 8, 16, 32, 64, 128 256 bit ▪ 8086 80286: 16 bit ▪ 80386, Pentium II: 16 – 32 bit ▪ Pentium IV, Core Duo: 32, 64 128 bit 2.1.3 Thanh ghi tích lũy A 2.1.4 Bợ đếm chương trình • Program Counter hay Instruction Pointer lưu địa nhớ lệnh • PC chứa địa ô nhớ chứa lệnh chương trình kích hoạt tải vào nhớ • Sau CPU chạy xong lệnh, địa ô nhớ chứa lệnh tải vào PC • Kích thước PC phụ thuộc vào thiết kế CPU: 8, 16, 32, 64 bit 2.1.5 Thanh ghi trạng thái FR • Mỗi bit ghi cờ lưu trữ trạng thái kết phép tính ALU thực hiện • Có kiểu cờ: Cờ trạng thái: CF, OF, AF, ZF, PF, SF Cờ điều khiển: IF, TF, DF • Các bit cờ thường dùng các điều kiện rẽ nhánh lệnh tạo logic chương trình • Kích thước FR phụ thuộc thiết kế CPU 2.1.6 Thanh ghi trạng thái FR Làm chậm rẽ nhánh – nhận xét ❖Dễ cài đặt nhờ tối ưu trình biên dịch (complier) ❖Khơng cần phần cứng đặc biệt ❖Nếu chèn NO-OP làm giảm hiệu pipeline dài ❖Thay các lệnh NO-OP các lệnh độc lập làm giảm sớ lượng NO-OP cần thiết tới 70% ❖Làm tăng độ phức tạp mã chương trình (code) ❖Cần lập trình viên người xây dựng trình biên dịch có mức độ hiểu biết sâu pipeline vi xử lý => hạn chế lớn ❖Giảm tính khả chuyển (portable) mã chương trình các chương trình phải viết biên dịch lại các VXL Dự đoán rẽ nhánh ❖Có thể dự đoán lệnh đích lệnh rẽ nhánh: ▪ Dự đoán đúng: nâng cao hiệu ▪ Dự đoán sai: đẩy các lệnh load phải load lại các lệnh đích rẽ nhánh ▪ Trường hợp xấu dự đoán 50% 50% sai ❖Các sở để dự đoán: ▪ Đối với các lệnh nhảy ngược (backward): • Thường phần vòng lặp • Các vòng lặp thường thực hiện nhiều lần ▪ Đới với các lệnh nhảy xi (forward), khó dự đoán hơn: • Có thể kết thúc lệnh loop • Có thể nhảy có điều kiện *Pipelining • Suppose we want to perform the combined multiply and add operations with a stream of numbers: • Ai * Bi + Ci for i =1,2,3,…,7 *Pipelining • The suboperations performed in each segment of the pipeline are as follows: • R1  Ai, R2  Bi • R3  R1 * R2 R4  Ci • R5  R3 + R4 *Pipeline Performance • n:instructions • k: stages in pipeline • : clockcycle • Tk: total time n is equivalent to number of loads in the laundry example k is the stages (washing, drying and folding Clock cycle is the slowest task time Tk  (k  (n  1)) T1 nk Speedup  Tk k  (n  1) n k *SPEEDUP (tốc đợ thực hiện) • Consider a k-segment pipeline operating on n data sets (In the above example, k = and n = 4.) • > It takes k clock cycles to fill the pipeline and get the first result from the output of the pipeline • After that the remaining (n - 1) results will come out at each clock cycle • > It therefore takes (k + n - 1) clock cycles to complete the task • Bài tập : R1  Ai, R2  Bi, R3  R1 * R2 R4  Ci, R5  R3 + R4 • K=3; n=7 => tổng sớ clock cycle : (k+n-1) = 3+7-1=9 *SPEEDUP • If we execute the same task sequentially in a single processing unit, it takes (k * n) clock cycles • • The speedup gained by using the pipeline is: • S = k * n / (k + n - ) *SPEEDUP • S = k * n / (k + n - ) • For n >> k (such as million data sets on a 3-stage pipeline), • S~k • So we can gain(đạt) the speedup which is equal to the number of functional units for a large data sets This is because the multiple functional units can work in parallel except for the filling and cleaning-up cycles Example: tasks, divided into segments T1 T2 T3 T4 T5 T6 T1 T2 T3 T4 T5 T6 T1 T2 T3 T4 T5 T6 T1 T2 T3 T4 T5 T6 Bài tập 1)Cho Ai*Bi+Ci*Di với i=1->6 Vẽ sơ đồ thực hiện, bảng thực theo chu kỳ clock, tính thời gian tốc độ thực Biết thời gian chu kỳ clock 10ns 2)Ai+Bi*Ci+Di với i=1->5 Vẽ sơ đồ thực hiện, bảng thực theo chu kỳ clock, tính thời gian tốc độ thực Biết thời gian chu kỳ clock 12ns Tanenbaum, Structured Computer Organization, Fifth Edition, (c) 2006 Pearson Education, Inc All rights reserved 0-13148521-0 TỔNG KẾT • CPU đầu não máy tính, có khả thực hiện lệnh phối hợp hoạt động các thiết bị máy tính để xử lý theo chương trình định • Một sớ các cải tiến pipeline, kiến trúc siêu hướng dự đoán rẽ nhánh giúp cho việc xử lý lệnh CPU song song hoá CÂU HỎI VÀ BÀI TẬP Chức CPU các thành phần CPU Nêu cấu trúc lệnh dùng các lệnh có thành phần địa nhiều phép toán thơng thường có nhiều đới tượng tham gia tính toán Mô tả hoạt động xử lý lệnh CPU Pipeline Tài liệu tham khảo • Slide giảng “Kiến trúc máy tính – hệ điều hành”, Th.S Nguyễn Thị Ngọc Vinh, Học viện CN Bưu Chính Viễn Thông ...Nội dung 2. 1 Khối xử ly trung tâm 2. 2 Tập lệnh máy tính 2. 3 Cơ chế ống lệnh (pipeline) 2. 1 Khối xử ly trung tâm 2. 1.1 Chu kỳ xử ly lệnh Khi chương trình chạy,... 16 – 32 ghi CPU hệ (Intel Pentium 4, Core Duo) có hàng trăm ghi ➢ Kích thước ghi phụ thuộc vào thiết kế CPU: 8, 16, 32, 64, 128 25 6 bit ▪ 8086 8 028 6: 16 bit ▪ 80386, Pentium II: 16 – 32 bit... Register DX: Data Register 2. 1.10 Thanh ghi lệnh IR • Lưu trữ lệnh xử ly • IR lấy lệnh từ MBR và chuyển đến CU để giải mã lệnh 2. 1.11 Thanh ghi MBR và MAR 2. 1. 12 Các ghi tạm thời • CPU