thiết kế mạch vi điện tử

Chương I: Mở đầu trình thiết kế mạch vi điện tử 1.1 Các giai đoạn thiết kế mạch tích hợp Sự đời mạch vi điện tử làm sở phát triển phần cứng phần mềm hệ thống tính tốn thập kỷ gần Việc tăng liên tục mức độ tích hợp mạch điện tử đơn đưa tới việc chế tạo hệ thống với độ phức tạp ngày tăng Công nghệ chế tạo mạch tích hợp sở chất bán dẫn phát triển vũ bão Tới năm 80 kỷ 20 người ta chế tạo mạch tích hợp chứa tới hàng triệu linh kiện điện tử tinh thể chất bán dẫn Những mạch gọi mạch tích hợp cao (VLSI) mạch vi điện tử Việc đời mạch vi điện tử làm nảy sinh cần thiết phải có phương pháp luận quy trình thiết kế, chế tạo thích hợp Trong cơng nghiệp, việc chế tạo mạch tích hợp thực qua giai đoạn:  Giai đoạn thiết kế  Giai đoạn chế tạo  Giai đoạn kiểm tra  Giai đoạn đóng gói Giai đoạn thiết kế: từ chức mà mạch thực hiện, xây dựng mơ hình mạch nhiều mức độ chi tiết khác Các mức độ chi tiết chia thành mức kiến trúc, mức logic, mức vật lý Kết cuẩ giai đoạn thiết kế mơ hình mạch xác nhận không chứa lỗi phương diện thiết kế Giai đoạn chế tạo: mạch tích hợp chế tạo theo công nghệ cấy ghép phần tử mạch lên tinh thể chất bán dẫn phương pháp mặt nạ che phủ công nghệ xây dựng mạch nhiều lớp Kết giai đoạn vi mạch thực chức thiết kế Giai đoạn kiểm tra: Những mạch chế tạo kiểm nghiệm ngẫu nhiên để khẳng định mạch không chứa lỗi mặt chế tạo Trong trường hợp có lỗi gặp nhiều lần rút kết luận lỗi lỗi rình chế tạo Dựa vào việc kiểm tra quy trình cơng nghệ ta rút kết luận khâu sinh lỗi Giai đoạn cuối giai đoạn đóng gói Lúc vi mạch phân tách tạo vỏ bọc Ở ta sâu nghiên cứu giai đoạn giai đoạn thiết kế Quá trình thiết kế vi mạch điện tử cơng nghiệp chia làm phân đoạn:  Mơ hình hóa  Tổng hợp tối ưu hóa  Kiểm nghiệm phê chuẩn Do ta tập trung vào tốn mơ hình hóa mạch tổng hợp tối ưu hóa mạch a Mơ hình hóa: Nhà thiết kế xây dựng mơ hình cấu trúc mạch chức mà mạch thực Các mơ hình mạch công cụ biểu diễn ý tưởng thiết kế Mơ hình hóa đóng vai trò quan trọng thiết kế mạch vi điện tử mơ hình phương tiện mang thông tin mạch xây dựng cách đọng xác Do mơ hình cần phải xác, chặt chẽ có mức độ tổng quát, suốt dễ hiểu người thiết kế máy Với phát triển kỹ thuật mô phỏng, mơ hình mạch xây dựng sở ngôn ngữ mô tả phần cứng HDL (hardware description languages) Trong nhiều trường hợp, mơ hình đồ họa biểu đồ dòng thơng tin, sơ đồ mạch mơ tả hình dạng hình học đối tượng cách xếp chúng mạch dùng để biểu diễn mạch Đối với mạch có độ tích hợp siêu lớn độ phức tạp mạch cao nên việc xây dựng mơ hình mạch thường theo mức độ chi tiết khác Điều cho phép người thiết kế tập trung vào phần mơ hình giai đoạn thiết kế b Tổng hợp tối ưu hóa Tổng hợp giai đoạn sáng tạo thứ hai trình thiết kế Giai đoạn đầu tuân theo ý tưởng nhà thiết kế hình thành dần khái niệm mạch xây dựng mơ hình sơ mạch Mục đích giai đoạn xây dựng mơ hình chi tiết mạch chi tiết dạng hình học phục vụ cho công đoạn lắp ráp tạo vỏ bọc cho mạch Điều đạt thông qua trình xây dựng xác hóa thiết kế bước mơ hình trừu tượng ban đầu người thiết kế chi tiết hóa bước lặp lặp lại Khi thực trình tổng hợp mạch theo bước cải tiến mơ hình, người thiết kế cần nhiều thông tin liên quan tới công nghệ chế tạo phong cách thiết kế mong muốn Ta thấy chức mạch độc lập với chi tiết thực hiện, dạng biểu diễn hình học mạch hồn tồn phụ thuộc vào đặc tính cơng nghệ kích thước dây dẫn mạch phụ thuộc vào cơng nghệ chế tạo Bài tốn tối ưu mạch ln kết hợp chặt chẽ với tốn tổng hợp mạch Q trình tối ưu đòi hỏi phải lựa chọn chi tiết xác định mạch với mục đích làm tăng khả mạch phương diện thiết kế tương ứng với độ đo xác định Vai trò tối ưu nâng cao chất lượng mạch điện tối ưu chức năng, diện tích, tính dễ kiểm nghiệm phát lỗi Chức liên quan đến thời gian để thực q trình xử lý thơng tin số lượng thơng tin xử lý đơn vị thời gian Các tính mạch ảnh hưởng lớn tới khả cạnh tranh mạch thị trường Vấn đề chất lượng mạch liên quan tới kích thước diện tích mạch Diện tích đối tượng tối ưu mạch Kích thước nhỏ mạch cho phép phân bố nhiều mạch lớp, điều làm giảm giá thành chế tạo đóng gói Trong cơng nghiệp chế tạo mang muốn có thiết kế cho phép phát lỗi xác định vị trí lỗi mạch sau chế tạo Khả này, nhiều trường hợp, ảnh hưởng lớn tới chất lượng mạch Một thông số quan trọng vấn đề phát lỗi mạch phần trăm lỗi phát giá trị thử nghiệm Nói chung người thiết kế mong muốn có mạch dễ kiểm nghiệm, điều làm giảm giá thành chung trình sản xuất c Kiểm nghiệm phê chuẩn Quá trình phê chuẩn mạch việc đạt mức độ chắn hợp lý mạch điện làm việc với giả thiết khơng có lỗi chế tạo Nhằm loại bỏ lỗi thiết kế có trước đưa vào sản xuất Quá trình phê chuẩn mạch bao gồm việc xây dựng mơ hình mơ mạch dựa thiết kế thực kiểm tra Mô mạch bao gồm phân tích diễn biến hành vi mạch điện theo thời gian nhiều giá trị đầu vào Q trình mơ áp dụng nhiều mức thiết kế khác tùy theo mức trừu tượng mơ hình 1.2 Mơ hình hố mạch điện Mơ hình mạch biểu diễn trừu tượng đặc tính thích hợp mà khơng có chi tiết tương ứng Quá trình tổng hợp mạch trình tạo mơ hình mạch biểu diễn sơ lược Các mơ hình phân loại theo mức độ mơ tả trừu tượng góc quan sát - Các mức độ mô tả trừu tượng chia làm ba mức sau:  Mức kiến trúc Mạch điện thể qua tập hợp thao tác tính tốn liệu, phép chuyển đổi truyền thơng tin Ví dụ, mức kiến trúc, mạch biểu diễn qua mơ hình ngơn ngữ mơ tả phần cứng, biểu đồ luồng thông tin  Mức logic Mạch điện thể tập hợp chức logic chuyển thành hàm logic Ví dụ, mức logic mạch biểu diễn thơng qua biểu đồ chuyển trạng thái, sơ đồ mạch lơgic  Mức hình học Mạch biểu diễn tập hợp đối tượng hình học Ví dụ đơn giản biểu diễn hình học lớp mạch nhiều lớp, dáng vẻ bề phân bố phần tử cấu thành mạch - Các góc độ quan sát chia thành góc độ:  Góc độ hành vi: mơ tả chức mạch mà không quan tâm tới việc thực chức  Góc độ cấu trúc: mơ tả mơ hình mạch thành phần mạch liên kết thành phần  Góc độ vật lý: có liên quan tới đối tượng vật lý xuất thiết kế Các mơ hình có mức độ mơ tả trừu tượng khác quan sát theo góc độ khác Ví dụ: Ở mức kiến trúc theo góc độ hành vi mạch điện tập hợp phép tốn liên quan chúng với nhau, theo góc độ cấu trúc mạch tập hợp khối sở liên kết ghép nối khối sở Nếu xét trường hợp thiết kế mạch đồng với mơ hình mức logic, góc độ hành vi lưu đồ chuyển trạng thái, góc độ cấu trúc phần tử logic 1.3 Tổng hợp tối ưu hố mạch dùng máy tính Các cơng cụ trợ giúp thiết kế máy tính cho phép nâng cao suất thiết kế Các kỹ thuật thiết kế cho phép giảm thời gian nâng cao chu trình thiết kế giảm công sức người Các kỹ thuật tối ưu làm tăng chất lượng thiết kế Do kỹ thuật tổng hợp tối ưu hóa mạch với trợ giúp máy tính sử hầu hết trình thiết kế mạch điện tử số  Tổng hợp mạch điện: Gồm phân đoạn sau: Tổng hợp mức kiến trúc bao gồm việc tạo góc độ cấu trúc mơ hình mức kiến trúc, có nghĩa xác định phân chức mạch thành phép toán Các phép toán gọi tài nguyên thiết kế Phân đoạn thường gọi tổng hợp mức cao hay tổng hợp cấu trúc người thiết kế phải xác định cấu trúc vĩ mô (trên mức độ sơ đồ khối) mạch Tổng hợp mức logic phân đoạn tạo góc độ cấu trúc mơ hình mức logic, gồm thao tác sử dụng kỹ thuật logic để tạo nên mơ hình logic Mơ hình bao gồm phần tử logic kết nối phần tử Như bước tổng hợp logic bước xác định cấu trúc vi mô (ở mức phần tử logic bản) mạch Tổng hợp mức hình học bao gồm việc tạo góc độ vật lý mơ hình mức hình học Ở mức mơ hình mơ tả thơng qua đặc tính tất mẫu hình học tạo nên dạng mạch Phân đoạn thường gọi thiết kế vật lý  Tối ưu hóa mạch điện Bài tốn tối ưu hóa ln đơi với tốn tổng hợp mạch Tối ưu hóa khơng để đạt mức độ cao chất lượng mạch mà tạo mạch có tính cạnh tranh cao Xét hai độ đo chất lượng quan trọng: diện tích hoạt động mạch Ngồi độ đo chất lượng quan trọng khả dễ kiểm tra phát lỗi mạch Diện tích mạch xác định tổng diện tích phần tử mạch Do diện tích mạch xác định thơng qua góc độ cấu trúc mạch ta biết diện tích thành phần mạch Thông thường phần tử mạch logic phầ tử logic, ghi, phần tử có diện tích biết trước tùy thuộc vào loại thiết kế Diện tích dây nối đóng vai trò quan trọng khơng thể bỏ qua Các thành phần diện tích xác định từ mơ hình mạch góc độ vật lý ước lượng từ mơ hình theo góc độ cấu trúc theo phương pháp thống kê Hiệu mạch tối ưu hóa dựa thời gian trễ, thời gian đồng bộ, cạnh tranh phần tử,… Để tính tốn độ đo hoạt động mạch cần thiết phải phân tích cấu trúc hành vi mạch Vấn đề khác loại mạch khác Hiệu mạch tổ hợp xác định thông qua thời gian trễ truyền từ đầu vào đến đầu Thông thường để giảm độ phức tạp tính tốn, ta giả thiết giá trị đầu vào xuất thời điểm hiệu mạch tính qua thời gian trễ truyền theo đường liệu dài Đối với mạch đồng bộ, độ đo hiệu xác định thơng qua thời gian quay vòng mạch Thời gian chu kỳ đồng nhanh đặt vào mạch Các mạch đồng thực dãy phép toán theo chế độ dây chuyền, mạch thực phép tốn song song tập hợp liệu khác Như hiệu mạch thực qua khả xử lý liệu, lượng liệu mà mạch xử lý Độ đo gọi thơng lượng mạch Với độ đo nói trên, tối ưu hóa hiệu mạch bao gồm việc giảm thiểu thời gian trễ truyền mạch tổ hợp, thời gian quay vòng thời gian thực mạch đồng bộ, làm tăng tối đa thông lượng mạch mạch thực theo kỹ thuật dây chuyền Ngoài ra, hiệu mạch liên quan tới khả phát lỗi định vị vị trí lỗi mạch Tóm lại tốn tối ưu hóa thiết kế đưa kết hợp hai toán: giảm thiểu diện tích thực tế mạch tăng hiệu mạch với khả cao có Bài tốn tối ưu hóa phụ thuộc vào ràng buộc giới hạn diện tích giới hạn hiệu Bài tốn tối ưu hóa biểu diễn khơng gian vectơ sau Tập hợp cấu trúc có mạch thiết kế tạo thành không gian Không gian gọi không gian thiết kế chứa số hữu hạn điểm tương ứng với thiết kế cụ thể Mỗi điểm (tương ứng thiết kế) có giá trị diện tích hiệu tương ứng Ta lập hàm giá trị sở đối tượng diện tích, thời gian trễ, thời gian thực hiện, thời gian quay vòng, thơng lượng Bài tốn tối ưu hóa trở thành tốn tìm kiếm điểm xác định không gian thiết kế cho đối tượng đạt giá trị tối ưu Chương II: Cơ sở toán học mạch 2.1 Đại số Boole lý thuyết chuyển mạch Đại số Bool lý thuyết tập hợp Lý thuyết chuyển mạch sở thiết kế hệ thống số đại Lý thuyết dựa logic ký tự nhà toán học Bool sang tạo nên Định nghĩa: Đối với tập hợp B = {a, b,…} hai toán tử ‘+’ ‘.’, bốn tiên đề sau thỏa mãn hệ thống đại số gọi đại số Bool: 1)  a ,b  B , a  b  b  a,a b  b.a ; ) a ,b ,c  B , a  ( b c )  ( a  b ).( a  c ), a ( b  c )  ( a b )  ( a c ) 3)1  B , 0  B :  a  B , a   a , a.1  a )a  B :  a  B , a  a  a a  , Các định lý đại số Bool: 1.a  a  a 2.a.a  a 3.a   4.a.0  5.a  a 6.( a.b).c  a.(b.c) 7.( a  b)  c  a  (b  c) 8.a  a.b  a 9.a ( a  b)  a 10 a  b  a.b 11 a.b  a  b 2.2 Các hàm logic dạng chuẩn tắc (đã học, SV tự đọc tài liệu) 2.3 Tối thiểu hoá biểu thức logic (đã học, SV tự đọc tài liệu) Chương III: Cơ sở thiết kế Logic (3 tiết) 3.1 Đặc điểm trình thiết kế mạch máy tính Đánh giá thời gian trễ mạch lơgic Trong q trình thiết kế thiết bị tính tốn, ngồi chức thực phép tốn loogic mạch nhà thiết kế cần phải tính đến thời gian trễ tín hiệu qua phần tử lôgic đoạn mạch Thời gian trễ ảnh hưởng lớn đến hoạt động mạch thực tế Thời gian trễ túy td thời gian truyền tín hiệu qua mạch Trong trường hợp này, thời gian trễ mạch gồm phần tử chức mắc nối tiếp tổng thời gian trễ phần tử chức thời gian trễ phần tử liên kết Các mạch tổ hợp mạch Sự phân chia mach số thành mạch tổ hợp mạch xuất phát từ điểm khác biệt đặc tính chúng Các biến đầu mạch tổ hợp phụ thuộc vào tác động vào mạch thời điểm Các mạch tính tốn giá trị dựa vào giá trị đầu vào không thời điểm mà phụ thuộc vào trạng thái mạch tính từ thời điểm xét trở trước Các trạng thái mạch lưu trữ vào phần tử nhớ thành phần mạch Các mạch cấu tạo phần: phận nhớ để lưu trữ trạng thái mạch; mạch tổ hợp dùng để điều khiển phần tử nhớ hình thành giá trị tín hiệu Trong kỹ thuật tính tốn, mạch tổ hợp mạch mã hóa, giải mã, so sánh tín hiệu, cộng,… Các mạch trigơ , mạch nhớ, ghi, đếm, … Các phương pháp phân tích tổng hợp mạch tổ hợp đơn giản so với mạch Trong trình thiết kế, mạch số thường biểu diễn nhiều phương pháp, ví dụ bảng, ma trận, đồ thị otomat 3.2 Các phần tử logíc Trong q trình thiết kế mạch tích hợp có số phần tử logic sử dụng phổ biến Việc thực phần tử logic phụ thuộc vào công nghệ sản xuất linh kiện điện tử công nghệ transistor CMOS, công nghệ ttransistor trường, TTL,… Các phần tử logic gồm phần tử AND, OR, NOT, XOR, NOR, NAND, ngồi nhiều trường hợp phần tử đóng ngắt coi phần tử Trên quan điểm khả xây dựng hàm logic bất kỳ, phần tử hợp thành hệ đầy đủ Điều có nghĩa với hàm tham gia vào hệ đầy đủ, ta xây dựng hàm logic Ta có hệ phần tử AND, OR, NOT tạo thành hệ đầy đủ ta xây dựng hàm logic theo dạng chuẩn tắc tuyển hội với tham gia phần tử Hệ phần tử NOT, AND tạo thành hệ đầy đủ phép tốn OR biểu diễn qua NOT AND z  x  y  x y - Hệ phần tử NOT, OR tạo thành hệ đầy đủ - Hệ phép tốn có phần tử NAND NOR hệ đầy đủ - Phần tử đóng ngắt phần tử NOT tạo thành hệ đầy đủ … Ngồi phần tử lơgic hai đầu vào nêu trên, cơng nghệ sử dụng phần tử có nhiều đầu vào Các phần tử có nhiều đầu vào biểu diễn ghép nối nhiều lớp phần tử lôgic có số lượng đầu vào phần tử Các phương pháp xây dựng mạch lựa chọn dựa vào tiêu chuẩn tối ưu diện tích tinh thể bán dẫn mạch, lượng mà mạch tiêu thụ thời gian trễ truyền tín hiệu qua mạch 3.3 Thiết kế mạch tổ hợp Tổng hợp mạch theo biểu thức lôgic Thông thường hàm lôgic biểu diễn biểu thức lơgic chứa phép tốn AND, OR, XOR, NOT Những biểu thức thực thành mạch thông qua phần tử lơgic sở Biểu thức phân tách dạng tính tốn tương ứng với dấu ngoặc mức độ ưu tiên phép tốn Ví dụ: f  x  y.z  w Phương pháp xây dựng mạch trực tiếp từ biểu thức lôgic nêu phương pháp đơn giản Với phương pháp ta xây dựng hàm lôgic với nhớ đồng phần tử flip-flop Các phần tử flip-flop đồng theo sườn giống ghi trạng thái Khi xuất xung động hồ, hệ mạch nhớ đầu nhận giá trị mạch tổ hợp xác định hàm tính tốn Trong tồn khoảng thời gian sau xung đồng hồ thiết lập sườn, hệ mạch nhớ không thay đổi trạng thái Đối với VD thiết kế với mạch đồng đầu biểu diễn ngôn ngữ VHDL sau đây: Entity AsyncMealy is Port ( CLK,RST: in BIT; X: in BIT- VECTOR ( downto 1); Y: out BIT – VECTOR ( downto 1); End AsyncMealy; Architecture Implement of AsyncMealy is Begin Process (CLK,RST,X) Type StateType is (S0,S1,S2,S3,S); Variable State: StateType; Begin If(RST =’1’) then State = S0; Elsif (CLK’event and CLK =’1’) then State = NextState; End if; Case State is When S0 => If (X(1) =’1’) then Y(1) = ‘1’; State := S1; Elsif (X(2) = ‘1’ Y(3) = ‘1’; State :=S2; Else Y(2) = ‘1’; State := S2; End if; … )then clock input Output Mạch tổ hợp clock Hình :Sơ đồ nguyên lý ôtômat mealy Hoạt động theo chế độ đồng đầu Kết luận: Như vậy, chương đưa phương pháp mơ hình hóa cấu trúc chức mạch logic bản- mạch tổ hợp mạch sử dụng cấu trúc ngôn ngữ VHDL Chương VIII: Các phương pháp kiểm tra lỗi mạch logic 8.1 Các mơ hình lỗi logic Bài tốn phát lỗi mạch lơgic tốn xác định sơ đồ lôgic thiết kế thực chức đề Để giải bải toán cần phải xây dựng phương pháp phát lỗi cuối xây dựng mô hình lỗi Ta thấy theo quan điểm phân loại mạch dựa vào hoạt động chúng, mạch lôgic chia thành mạch tổ hợp mạch Như thấy mục trước, quan điểm hoạt động, mạch tổ hợp thể trạng thái đầu thời điểm thời gian xác định hoàn toàn trạng thái đầu vào thời điểm Nếu xét quan điểm cấu trúc, mạch tổ hợp hồn tồn khơng chứa vòng tín hiệu phản hồi Nếu xét khía cạnh phát lỗi, mạch tổ hợp đối tượng nghiên cứu đơn giản Nếu xét quan điểm hành vi, hoạt động mạch xuất trạng thái bên trong; xét quan điểm cấu trúc mạch chứa vòng phản hồi Điều làm cho việc phát lỗi mạch vô phức tạp Vi mạch cần kiểm tra mạch lôgic nên ta giả thiết mạch có lỗi, mạch thực chức mạch lôgic Các lỗi thỏa mãn điều kiện đề gọi lỗi lôgic Các lối lôgic biểu ảnh hưởng lỗi vật lý lên hành vi hệ thỗng mơ hình hóa Vì q trình mơ hình hóa, phần tử mạch tách biệt chức lôgic hành vi thời gian; nên ta phân chia thành nhóm lỗi sau: - Nhóm lỗi ảnh hưởng đến chức lôgic phần tử; - Nhóm lỗi ảnh hưởng đến độ trễ tín hiệu qua phần tử; Khi ta mô tả lỗi vật lý lỗi lôgic ta lợi điểm sau: - Thứ là, tốn lơgic lỗi trở thành tốn lơgic toán vật lý - Thứ hai là, số lỗi lôgic trở lên không phụ thuộc vào cơng nghệ theo nghĩa: mơ hình lỗi sử dụng nhiều công nghệ khác - Thứ ba là, giá trị thử nghiệm để phát lỗi lơgic sử dụng đỗi với lỗi vật lý có hành vi mạch chưa hoàn toàn hiểu rõ phức tạp để phân tích Một mơ hình lỗi mơ hình ẩn mơ hình tường minh - Mơ hình lỗi tường minh xác định khơng gian lỗi, lối xác định độc lập - Mơ hình lỗi ẩn xây dựng khơng gian lỗi cách xác định có lựa chọn lỗi tùy theo mức độ quan tâm, chủ yếu thông qua tính chất chúng Nếu cho trước lỗi lơgic mơ hình mạch, ngun lý xác định chức lôgic mạch tồn lỗi mạch Tùy theo mơ hình mạch lỗi lơgic chia thành loại sau: - Các lỗi xác định gắn liền với mơ hình cấu trúc gọi lỗi cấu trúc Ảnh hưởng lỗi cấu trúc làm thay đôi liên kết thành phần mạch - Các lỗi xác định gắn liền với mơ hình chức mạch gọi lỗi chức Mặc dù lỗi ngẫu nhiên lỗi đột biến có mặt thường xuyên mạch, việc mơ hình hóa lỗi u cầu liệu thống kê xuất sắc xuất chúng Thơng thường khơng có đầy đủ thơng tin mặt thống kê, đột biết xuất không thường xuyên, tốt sử dụng phương pháp kiểm nghiệm trực tuyến Trong giáo trình nghiên cứu đến lỗi thường trực Việc làm đơn giản hóa tốn phát lỗi giả thiết lỗi đơn lẻ biện minh chiến lược kiểm tra thương xuyên Chiến lực kiểm tra thường xuyên phát biểu sau: Chúng ta cần kiểm tra hệ thống cách thường xuyên cho sác xuất xuất nhiều lỗi hai lần kiểm tra liên tiếp đủ nhỏ Những trường hợp xuất nhiều lỗi là: - Các lỗi vật lý xuất mạch hai lần kiểm tra lỗi vật lý đó, số lỗi tương ứng với nhiều lỗi lơgic Điều có khả xảy lớn mạch có độ tích hợp cao nhiều lỗi vật lý ảnh hưởng tới bề mặt tinh thể có số thành phần mạch - Trong mạch sản xuất, lần thử nghiệm đầu lỗi kép xuất - Trong trường hợp phép thử không phát lỗi đơn lẻ lúc nào, mạch chứa lỗi chưa thể phát Những lỗi ẩn này, xuất lỗi đơn lẻ thứ hai hai lần kiểm tra, tạo nhiều lỗi kép mạch Các lỗi đặc trưng đường kết nối tạo lên thường là: ngắn mạch hở mạch - Các lối ngắn mạch lỗi xuất đương truyền không phép liên kết bị chập - Các lỗi hở mạch kết đứt kết nối Trong nhiều công nghệ, hở mạch đường tín hiệu chiều với nhánh phân kỳ làm cho đường tín hiệu vào trở thành bị ngắt nhận giá trị lơgic cố định Hở mạch Các đương tín hieu bi nghẽn a ) Rẽ nhánh Hở mạch b ) Các đường tín hiệu bị nghẽn Hình :Lỗi hở mạch a)loic hở mạch đơn b)lỗi hở mạch kép 8.2 Bài toán phát lỗi Phát lỗi mạch tổ hợp Cho Z(x) hàm logic mạch tổ hợp N với x vector giá trị đầu vào Z(x) biểu diễn ánh xạ thực mach N Với vec tơ giá trị đầu vào cụ thể t = (x1, x2, …,xn) ta có Z(t) đáp ứng mạch N vecto t Đối với mạch có nhiều đầu Z(t) vecto Nếu mạch xuất lỗi f, mạch N chuyển thành mạch N f ta giả thiết mạch Nf mạch tổ hợp với hàm chức Z f(x) Mạch kiểm nghiệm cách đặt dãy T vecto giá trị thử nghiệm t 1, t2, …, tm lên đầu vào mạch so sánh giá trị thu đầu theo lý thuyết mạch N tương ứng với vecto đầu vào Ta có định nghĩa sau: Vecto giá trị kiểm nghiệm t gọi phát lỗi f nếu: Zf(t)Z(t) Khi áp dụng định nghĩa cần ý: - Các vecto giá trị kiểm nghiệm dãy T sử dụng khơng phụ thuộc vào trình tự áp dụng, mạch tổ hợp N, dãy T gọi tập hợp vecto giá trị kiểm nghiệm - Định nghĩa không áp dụng mạch chứa lỗi Nf trở thành mạch - Trong định nghĩa giả thiết việc kiểm tra lỗi cách đặt giá trị thử nghiệm thu nhận kết thông qua chân phần tử so sánh hoàn toàn kết nhận 2.Phát lỗi mạch Kiểm tra mạch phức tạp so với mạch tổ hợp Để phát lỗi, cần phải sử dụng chuỗi vecto giá trị kiểm nghiệm đáp ứng mạch hàm trạng thái ban đầu mạch Có thể minh họa sau: Giả thiết T chuỗi vecto thử nghiệm R(q, T) đáp ứng mạch N chuỗi T trạng thái q Giả thiết mạch N xuất lỗi f, mạch N trở thành mạch Nf Rf(qf, T) đáp ứng mạch chứa lỗi N f chuỗi T trạng thái qf 8.3 Các phương pháp thuật toán tổng hợp giá trị thử nghiệm Phương pháp dựa kích hoạt đường truyền Các phương pháp tạo dãy giá trị thử nghiệm chia làm hai nhóm: - Các phương pháp tìm vecto giá trị đầu vào phát lỗi cho trước - Các phương pháp tìm lỗi phát sử dụng vecto giá trị kiểm nghiệm cho trước Các phương pháp thuộc nhóm gọi phương pháp mơ hình hóa lỗi Phương pháp mơ hình hóa lỗi khơng thể gọi phương pháp thuật tốn q trình mơ hình hóa khơng thực với khả có vecto giá trị đầu vào, khơng thể đảm bảo việc tìm vecto giá trị kiểm nghiệm cho tất lỗi phát Các phương pháp thuật toán tạo vecto giá trị thử nghiệm để phát lỗi sử dụng dựa khái niệm kích hoạt đường truyền Kích hoạt đường truyền phương pháp xác định vecto giá trị thử nghiệm dựa việc tìm đường mà theo khác biệt giá trị tín hiệu mạch chứa lỗi mạch không chứa lỗi truyền bên Nối cách khác chúng phải xác định đường dẫn mẫn cảm với lỗi 8.4 Phương pháp mơ hình hố lỗi Bài tốn mơ hình hóa lỗi: Việc tạo vecto thử nghiệm để tìm lỗi phương pháp thuật toán cho phép ta thực lỗi phát Như phương pháp thuật toán phwong pháp tạo vecto giá trị thử nghiệm tìm lỗi đầy đủ Khi độ phức tạp mạch tăng, thời gian để tạo giá trị phát lỗi tăng nhanh Theo lý thuyết thời gian tạo giá trị thử nghiệm tăng theo luật hàm mũ số lượng phần tử logic tham gia vào mạch Đối với mạch thực tế, thời gian tạo giá trị thử nghiệm tỷ lệ bậc hai – bậc ba so với tăng lên số lượng phần tử logic mạch Phương pháp mơ hình hóa lỗi sau: ta thực mơ hình hóa logic mạch chứa lỗi tương ứng với vecto giá trị đầu vào Nếu nhận giá trị đầu mạch trường hợp xuất lỗi trường hợp không bị lỗi khác nhau, vecto giá trị đầu vào coi vecto giá trị thử nghiệm phát lỗi xét Phương pháp xác định lỗi phương pháp xác định lỗi phát sử dụng vecto giá trị đầu vào cho trước Phương pháp mơ hình hóa lỗi dựa q trình q trình mơ hình hóa logic mạch hai trường hợp: chứa lỗi khơng chứa lỗi Có phương pháp mơ hình hóa lỗi: Phương pháp mơ hình hóa lỗi song song; phương pháp mơ hình hóa lỗi suy diễn; phương pháp mơ hình hóa lỗi cạnh trạnh Phương pháp mơ hình hóa lỗi song song: Khi thực mơ hình hóa lỗi, giá trị đường tín hiệu mơ tả từ máy Do từ máy có chứa n hang chữ số nhị phân, thực q trình mơ hình hóa n vecto giá trị đầu vào cách song song Ví dụ: Với từ máy gồm 16 bit, ta có thực q trình mơ hình hóa song song tất vecto giá trị đầu vào Trong trường hợp này, lỗi biểu diễn cách thiết lập cố định giá trị ‘0’ , ‘1’ đường tín hiệu bị lỗi, khơng phụ thuộc vào giá trị đầu vào Đối với mạch trên, thực q trình mơ hình hóa lỗi với vecto giá trị đầu vào biểu diễn từ máy 8-bit; giá trị đường tín hiệu đầu biểu diễn sau: a:01010101 e:11110000 11110000 l:11110011 11111111 b:00110011 f:11110000 11110000 m:01010001 01010101 c:00001111 g:11110000 11110000 n:00001100 00000000 d:00000001 h:11110011 11111111 p:01011101 01010101 I:11110011 11111111 không lỗi bị lỗi J:00001110 00001110 K:00001100 00000000 Khi mơ hình hóa theo phương pháp trên, thấy giá trị đầu vào tham gia vào q trình mơ hình hóa cách đồng thời tất bit từ máy phương pháp gọi mơ hình hóa lỗi với đầu vào song song Với mạch trên, thực q trình mơ hình hóa cách đồng thời với lỗi: g/0, g/1, h/0, j/0, j/1, k/0, k/1, m/1; tương ứng với giá trị đầu vào: (a, b, c, d) = (1, 0, 1, 0) a:11111111 e:00000000 i:01000000 m:01000001 b:00000000 f:00000000 j:11101111 n:10101011 c:11111111 p:11101011 g:01000000 k:10111011 d:00000000 h:01000000 l:01000000 Mơ hình hóa lỗi song song Ta thấy giá trị đầu vào (cùng băng “1010”) tất lỗi nêu Các giá trị xếp từ máy tương ứng với lỗi theo trình tự nêu Sau thực q trình mơ hình hóa logic với tất lỗi cho, nhận từ máy biểu diễn giá trị đầu p = “1101011” Trong trường hợp xuất lỗi số j/0 k/0 giá trị tín hiệu đầu p khác với giá trị đầu mạch trường hợp khơng có lỗi ( trường hợp khơng có lỗi, đầu p nhận giá trị ‘1’ tương ứng với vecto giá trị đầu vào “1010”, trường hợp xuất lỗi j/0 k/0, đầu p nhận giá trị ‘0’) Từ suy vecto giá trị đầu vào (1, 0, 1, 0) vecto giá trị kiểm nghiệm để phát lỗi số j/0, k/0 Mơ hình hóa lỗi suy diễn: Theo phương pháp mơ hình hóa lỗi song song, ta đưa vecto giá trị đầu vào, lỗi sau kiểm tra khả phát lỗi đưa vecto giá trị đầu vào xét Trong trường hợp thực kiểm tra thành công, vecto giá trị đầu vào xét coi vecto giá trị kiểm tra phát lỗi cho; thực mơ hình hóa lỗi khơng thành cơng, phải thực q trình mơ hình hố lỗi cho giá trị đầu vào lỗi khác Như vậy, phương pháp mơ hình hóa lỗi này, mối quan hệ logic lỗi vecto giá trị đầu vào không thiết lập hiệu q trình tạo giá trị kiểm nghiệm phát lỗi không cao Phương pháp mơ hình hóa lỗi suy diễn phương pháp sử dụng phép toán suy diễn tập hợp để thực q trình mơ hình hóa Ví dụ: Xét phần tử AND có lối vào 0a 1b d c Nếu đầu vào nhận giá trị a = ‘0’, b = ‘1’, c = ‘1’, đầu nhận giá trị d = ‘0’ Do lỗi số vecto giá trị đầu vào (a, b, c) = (0, 1, 1) phát là: a/1, d/1 Nếu đầu vào a = b = c = ‘1’ ta có d = ‘1’ Suy tập hợp lỗi số phát vecto giá trị đầu vào (a, b, c) = (1, 1, 1) {a 0, b0, c0, d0} Chúng ta nhận tập hợp theo luật sau: Luật suy diễn C: phép tập hợp phần tử A giá trị đầu vào phần tử đó: - Đường tín hiệu vào a phần tử đường vào từ bên ngồi Nếu giá trị tín hiệu ‘1’, ta có La = {a0}; giá trị đường tín hiệu ‘0’ La = {a1}; - Hàm phần tử A biểu diễn dạng tổng tích Nếu giá trị đường tín hiệu a ‘0’, ký hiệu a biểu thức thay La , ký hiệu a thay La Nếu giá trị đường tín hiệu a ‘1’, ký hiệu a biểu thức thay La , ký hiệu a thay La - Tích logic tổng logic biểu thức thay phép toán tập hợp giao hợp Nếu giá trị đầu ‘0’ biểu thức thay L, ‘1’L - Trong trường hợp giá trị đường tín hiệu f ‘0’ ta hợp tập hợp {f1} vào L; giá trị đầu ‘1’, ta hợp tập hợp {f 0} vào L Kết nhận tập hợp Lf Mơ hình hóa lỗi cạnh tranh: Trong phương pháp mơ hình hóa suy diễn trình bày trên, danh sách lỗi phát vecto giá trị đầu vào cho trước tìm thấy cách lan truyền lỗi theo mức phân hạng 8.5 Một số phương pháp làm đơn giản hố q trình kiểm tra phát lỗi Với phát triển cơng nghệ VLSI, kích thước độ phức tạp mạch số tăng nhanh Khi số lượng phần tử mạch tăng, thời gian cần thiết để tạo giá trị thử nghiệm phát lỗi tăng Đối với mạch phức tạp vi xử lý, toán kiểm tra lỗi trở nên phức tạp Để giải vấn đề này, khơng thể giới hạn việc tìm phương pháp kiểm tra có hiệu mà phải tìm cách thiết kế mạch cho phép làm dơn giản hóa tốn phát lỗi từ đầu Để làm đơn giản hóa q trình kiểm tra phát lỗi, cần phải giải toán: - Bài toán thứ giảm thời gian tạo vecto giá trị thử nghiệm Bài toán giải cách xây dựng thuật toán tạo vecto giá trị thử nghiệm hiệu - Bài toán thứ giảm số lượng phép kiểm tra nhằm mục đích làm giảm thời gian kiểm tra mạch Bên cạnh đó, thiết kế mạch dễ kiểm tra theo mục đích nêu lại nảy sinh vấn đề mới: - Tăng số lượng thiết bị để làm đơn giản hóa q trình kiểm tra mạch - Giảm tốc độ làm việc hệ việc làm đơn giản hóa q trình kiểm tra Như thiết kế mạch dễ kiểm tra coi thiết kế mạch logic với khả them số lượng tối thiểu thiết bị bổ sung vào mạch mà không làm thay đổi chức tham số mạch ban đầu kết hợp với khả thực kiểm tra mạch số lượng nhỏ vecto giá trị kiểm nghiệm nhận từ phương pháp đơn giản Các giới hạn cấu trúc sơ đồ: Xét phương pháp thiết kế mạch dễ kiểm tra việc dựa xây dựng mạch logic có dạng định Những mạch thường có cấu trúc dạng ma trận hai chiều Vì cấu trúc mạch có tính quy luật cao tổng hợp vecto giá trị kiểm nghiệm cho mạch loại cách tương đối dẽ dàng Mọi hàm logic biểu diễn dạng tổ hợp phép tốn XOR tích logic Biểu diễn hàm dạng cho phép thực dạng mac h2 tầng phép tốn logic AND XOR Ví dụ: f (x1 , x2 , x3 )  x1 x2 x2 x3 x1 x3 x1 x2 x3 Sẽ biểu diễn mạch hai tần sau: Các vecto giá trị thử nghiệm cho mạch loại có cấu trúc đơn giản Cấu trúc bao gồm giá trị ’0’ biến giá trị ‘1’ biến lại Nếu số lượng tích n biến logic p, thấy số lượng vecto giá trị thử nghiệm (2n+4) số lượng cực đại tầng mạch p Nếu so sánh với phương pháp xây dựng vecto giá trị thử nghiệm thông thường , số lượng véc tơ giá trị thử nghiệm không lớn Biến thể sơ đồ mạch phần tử them mới: Để đơn giản hóa tốn phát lỗi mạch logic, ta cần tăng tính dễ quan sát khả kiểm soát mạch Do ta đưa vào mạch phần tử bổ sung thực việc biến đổi sơ đồ mạch cho mạch không thay đổi chức Bên canh đó, ta cần phải xác định mục đích nghiên cứu xây dựng mạch để kiểm tra Nếu xuất phát điểm số lượng cực tiểu giá trị thử nghiệm, biến đổi mạch điện cho phát lỗi cần ba giá trị thử nghiệm Số lượng đưa dựa vào nhận xét sau: để phát lỗi phần tử AND OR có hai đầu vào, ta cần giá trị kiểm nghiệm Vì nói giá trị thử nghiệm cận theo lý thuyết Để phát lỗi cho mạch AND có đầu vào, cần phải kiểm tra phần tử với giá trị đầu vào: (0, 1), (1, 0), (1, 1) Do phần tử AND kiểm tra số dãy giá trị đầu vào sau: SA = {011, 101, 110} Đối với phần tử OR, việc kiểm tra đảm bảo số dãy giá trị đầu vào sau: S0 = {001, 010, 100} Để phát lỗi dùng dãy giá trị đầu vào nêu mạch cần phải biến đổi sau: Mạch phải chuyển đổi thành mạch chứa phần tử AND, OR, NOT Phần tử AND (hoặc OR) có số lượng đầu vào triển khai thành tổ hợp liêm kết phần tử AND (hoặc OR) có hai đầu vào Bắt đầu từ đầu vào, chọn giá trị thử nghiệm từ chuỗi SA S0 tương ứng với dạng phần tử Truyền giá trị tới đầu mạch Nếu q trình truyền giá trị, khơng nhận dãy tín hiệu từ S A S0, cần phải thêm vào đường tín hiệu phần tử AND OR có đầu vào Lặp lại bước bước tất phần tử mạch thiết lập giá trị thử nghiệm Ví dụ: Tài liệu học tập, tham khảo: [1] Nguyễn Linh Giang, Thiết kế mạch máy tính, nhà xuất KHKT [2] Tống Văn On, Thiết kế mạch số với VHDL, nhà xuất KHKT [3] Phạm Việt Bình, Thiết kế mạch số với VHDL, nhà xuất KHKT [4] VHDL programing [5] Thomas J.Wilderotter : A designer’s guide to VHDL synthesis [6] Zainalabedin Navabi : VHDL Analysis and Modeling of Digital Systems [7] http://www.vhdl-online.de ... hóa mạch a Mơ hình hóa: Nhà thiết kế xây dựng mơ hình cấu trúc mạch chức mà mạch thực Các mơ hình mạch cơng cụ biểu diễn ý tưởng thiết kế Mơ hình hóa đóng vai trò quan trọng thiết kế mạch vi điện. .. Những vấn đề thiết kế mạch tổ hợp Những giai đoạn thiết kế mạch tổ hợp: Quá trình thiết kế mạch tổ hợp thường thực theo bước sau: - Khảo sát đặc điểm chức mạch tổ hợp, liên kết mạch với mạch khác... mạch tổ hợp kết thúc Như tín hiệu sai khơng tác động đến phần tử nhớ khơng xuất đầu mạch 3.5 Thiết kế mạch dãy Mạch thường thiết kế theo cấu trúc bao gồm mạch tổ hợp liên kết với mạch nhớ Các