đề thi thiết kế logic số

Phần 1: Đề cương cho các bạn thi ca 1 (ca thi trước)Câu 1: Trình bày khái niệm FPGA, các ưu điểm của FPGA so với các IC khả trình trước đó và trình bày kiến trúc tổng quan của FPGA. Chỉ rõ các yếu tố tạo nên tính khả trình của FPGA.(Tự tham khảo trong sách giáo khoa)Câu 2: Viết chương trình VHDL thiết kế khối mã hóa ưu tiên dùng đầu vào là chuỗi 4 bit đầu ra là mã nhị phân 2 bit thể hiện vị trí đầu tiên từ trái qua phải xuất hiện bit ‘0’. Trường hợp đầu vào không có bit ‘0’, thì đầu ra nhận giá trị không xác định (“XX”).Câu 3: Trình bày thuật toán và cấu trúc khối nhân cộng dịch trái cho số nguyên không dấu theo sơ đồ sau như hình sau, so sánh với sơ đồ nhân dùng thuật toán cộng dịch phải, lấy ví dụ minh họa. Câu 1: Trình bày khái niệm về cổng logic cơ bản, các tham số thời gian của cổng logic tổ hợp, nêu ví dụ. Khái niệm mạch tổ hợp và cách tính thời gian trễ trên mạch tổ hợp, khái niệm đường tới hạn (critical path) trong mạch số.Câu 2: Viết chương trình VHDL và testbench để thiết kế bộ đếm thập phân thuận đồng bộ, Reset kiểu đồng bộ, có tín hiệu Enable.Câu 3: Trình bày thuật toán và cấu trúc khối nhân cộng dịch phải cho số nguyên không dấu, so sánh với khối nhân cộng dịch trái. Lấy ví dụ minh họa. Câu 1: Nếu cấu trúc của chương trình VHDL để thiết kế các mạch số, đặc điểm và ứng dụng của các dạng mô tả kiến trúc trong VHDL, cho ví dụ minh họa. Phân biệt các dữ liệu kiểu dạng BIT và STD_LOGIC.Câu 2: Trình bày thuật toán và cấu trúc sơ đồ khối cộng số thực dấu phảy động theo chuẩn IEEEANSI 754 như hình vẽ sau. Ý nghĩa của việc sử dụng các thanh ghi trong sơ đồ này. Câu 3: Phân tích bài toán và viết chương trình VHDL thiết kế khối mã hóa ưu tiên, đầu vào là chuỗi 4 bit đầu ra là mã nhị phân 2 bit thể hiện vị trí đầu tiên từ phải qua trái xuất hiện bit ‘1’. Trường hợp không có bit ‘1’, thì đầu ra nhận giá trị không xác định (“XX”).Câu 1: Trình bày cấu trúc tổng quát của FPGA theo sơ đồ bên dưới. Trình bày các yếu tố tạo nên tính khả trình của FPGA.

Phần 1: Đề cương cho các bạn thi ca 1 (ca thi trước)

Câu 1:

Trình bày khái niệm FPGA, các ưu điểm của FPGA so với các IC khả trình trước đó và trình bày kiến trúc tổng quan của FPGA Chỉ rõ các yếu tố tạo nên tính khả trình của FPGA

(Tự tham khảo trong sách giáo khoa)

Câu 2:

Viết chương trình VHDL thiết kế khối mã hóa ưu tiên dùng đầu vào là chuỗi 4 bit đầu ra là mã nhị phân 2 bit thể hiện vị trí đầu tiên từ trái qua phải xuất hiện bit

‘0’ Trường hợp đầu vào không có bit ‘0’, thì đầu ra nhận giá trị không xác định (“XX”)

Câu 3:

Trình bày thuật toán và cấu trúc khối nhân cộng dịch trái cho số nguyên không dấu theo sơ đồ sau như hình sau, so sánh với sơ đồ nhân dùng thuật toán cộng dịch phải, lấy ví dụ minh họa

MUX Kbit

Σ 2k bit

SHIFT_REG

2K bit Multiplicand

0

product

SHIFT LEFT Multiplier

2K bit

0000000000 K-bit

Câu 1: Trình bày khái niệm về cổng logic cơ bản, các tham số thời gian của cổng logic tổ

hợp, nêu ví dụ Khái niệm mạch tổ hợp và cách tính thời gian trễ trên mạch tổ hợp, khái niệm đường tới hạn (critical path) trong mạch số

Câu 2: Viết chương trình VHDL và testbench để thiết kế bộ đếm thập phân thuận đồng bộ,

Reset kiểu đồng bộ, có tín hiệu Enable

Câu 3: Trình bày thuật toán và cấu trúc khối nhân cộng dịch phải cho số nguyên không

dấu, so sánh với khối nhân cộng dịch trái Lấy ví dụ minh họa

MUX K-bit

Σ k bit SHIFT_REG

K bit

Multiplicand

0

K-1 bit

product Multiplier

SUM Cout

lower

Câu 1: Nếu cấu trúc của chương trình VHDL để thiết kế các mạch số, đặc điểm và ứng

dụng của các dạng mô tả kiến trúc trong VHDL, cho ví dụ minh họa Phân biệt các dữ liệu kiểu dạng BIT và STD_LOGIC

Câu 2: Trình bày thuật toán và cấu trúc sơ đồ khối cộng số thực dấu phảy động theo chuẩn

IEEE/ANSI 754 như hình vẽ sau Ý nghĩa của việc sử dụng các thanh ghi trong sơ đồ này

Σ Compare_exponent

MUX

Correct _exponent

shifter

mb eb

ea sb

REG2

REG1

shift_value

mb3 ma3

Operands unpack

PHASE 1

PHASE 2

Sel

Σ Significand_adder

Nomalize

Nomalize

Rounding and selective component Adjust exponent

Adjust exponent Sign logic

REG_OUT

PHASE 4

result pack

REG3 PHASE 3

Câu 3:

Phân tích bài toán và viết chương trình VHDL thiết kế khối mã hóa ưu tiên, đầu vào là chuỗi 4 bit đầu ra là mã nhị phân 2 bit thể hiện vị trí đầu tiên từ phải qua trái xuất hiện bit

‘1’ Trường hợp không có bit ‘1’, thì đầu ra nhận giá trị không xác định (“XX”)

Câu 1: Trình bày cấu trúc tổng quát của FPGA theo sơ đồ bên dưới Trình bày các yếu tố

tạo nên tính khả trình của FPGA

LOGIC BLOCK LOGIC BLOCK ……… LOGIC BLOCK

LOGIC BLOCK LOGIC BLOCK ……… LOGIC BLOCK

LOGIC BLOCK LOGIC BLOCK ……… LOGIC BLOCK

………

………

IP_COREs, RAM, ROM

Interconnect wires

Câu 2: Thiết kế flip-flop đồng bộ loại JK (hỗ trợ cả chân SET và CLR), dùng VHDL, như

hình vẽ dưới đây trong đó tín hiệu CLR có mức ưu tiên cao hơn SET

J

Q

Q

K SET

CLR

Câu 3: Trình bày cấu trúc thanh ghi dịch, thuật toán dịch không dùng toán tử dịch của

VHDL, nếu ví dụ về ứng dụng của thanh ghi dịch

REG1

Q

clk, reset Shift_value

SHIFTER

MUX

Shift_out D

Phần 2: Câu hỏi cho các bạn thi kíp 2 (thi sau):

Câu 1:

Trình bày khái niệm FPGA, các ưu điểm của FPGA so với các IC khả trình trước đó

và trình bày kiến trúc tổng quan của FPGA Chỉ rõ các yếu tố tạo nên tính khả trình của FPGA

Câu 2:

Phân tích bài toán và viết chương trình VHDL thiết kế bộ chuyển đổi mã từ NBCD sang mã 7-SEG (LED 7 đoạn), hỗ trợ đầu vào kiểm tra Lamp Test (LT), khi tín hiệu này có giá trị bằng ‘1’, tất cả đèn phải sáng không phụ thuộc mã đầu NBCD đầu vào

Câu 3:

Trình bày thuật toán và cấu trúc sơ đồ khối nhân số thực dấu phảy động theo chuẩn IEEE/ANSI 754 như hình sau Ý nghĩa của việc sử dụng các thanh ghi trong sơ đồ này

Σ

Exponent_adder Significand Multiplier

mb eb

ea sb

REG1

Operands unpack

PHASE 1

Nomalize

Nomalize

Rounding Adjust exponent

Adjust exponent

REG_OUT

PHASE 4

result pack

Câu 1: Trình bày khái niệm về cổng logic cơ bản, các tham số thời gian của cổng logic tổ

hợp, nêu ví dụ Khái niệm mạch tổ hợp và cách tính thời gian trễ trên mạch tổ hợp, khái niệm đường tới hạn (critical path) trong mạch số

Câu 2: Viết chương trình VHDL thiết kế bộ cộng toàn phần (full adder) theo mô hình hành

vi, trên cơ sở đó thiết kế bộ cộng 8 bit (có testbench)

Câu 3: Trình bày thuật toán và cấu trúc khối nhân cộng dịch phải cho số nguyên không

dấu, so sánh với khối nhân cộng dịch trái Lấy ví dụ minh họa

MUX K-bit

Σ k bit

SHIFT_REG

K bit

Multiplicand

0

K-1 bit

product Multiplier

SUM Cout

lower

Câu 1: Nếu cấu trúc của chương trình VHDL để thiết kế các mạch số, đặc điểm và ứng

dụng của các dạng mô tả kiến trúc trong VHDL, cho ví dụ minh họa Phân biệt các dữ liệu kiểu dạng BIT và STD_LOGIC

Câu 2: Trình bày thuật toán và cấu trúc sơ đồ khối cộng số thực dấu phảy động theo chuẩn

IEEE/ANSI 754 như hình vẽ sau Ý nghĩa của việc sử dụng các thanh ghi trong sơ đồ này

Compare_exponent

MUX

Correct _exponent

shifter

mb eb

ea sb

REG2

REG1

shift_value

mb3 ma3

Operands unpack

PHASE 1

PHASE 2

Sel

Σ

Significand_adder

Nomalize

Nomalize

Rounding and selective component Adjust exponent

Adjust exponent Sign logic

REG_OUT

PHASE 4

result pack

REG3 PHASE 3

Câu 3:

Thiết kế flip-flop đồng bộ D bằng VHDL (gồm cả testbench), hỗ trợ cả chân SET (đặt giá trị 1) và CLR (đặt giá trị 0) theo thứ tự ưu tiên của CLR cao hơn SET

Câu 1: Trình bày cấu trúc tổng quát của FPGA theo sơ đồ bên dưới Trình bày các yếu tố

tạo nên tính khả trình của FPGA

LOGIC BLOCK LOGIC BLOCK ……… LOGIC BLOCK

LOGIC BLOCK LOGIC BLOCK ……… LOGIC BLOCK

LOGIC BLOCK LOGIC BLOCK ……… LOGIC BLOCK

IO_PAD IO_PAD

IO_PAD

………

………

IP_COREs, RAM, ROM

Interconnect wires

Câu 2: Thiết kế bộ cộng/trừ 4 bit sử dụng toán tử cộng trên VHDL (gồm cả testbench) Câu 3: Trình bày thuật toán thực hiện (thông qua mô hình máy trạng thái) và sơ đồ cấu

trúc khối truyền nhận thông tin nối tiếp (UART) như hình bên dưới Phương pháp phát hiện bit start trong khu dữ liệu UART và cách thực hiện bằng phần cứng

SAMPLE COUNTER

FSM (FINITE STATE MACHINE)

RECEIVE_REG

CLOCK DIVIDER

BIT COUNTER

DATA REG

LOAD SHIFT_ENABLE

CNT RESET ENABLE

CNT RESET ENABLE CLK

Rx

CLK16

nRESET

LEDs