sinh viên nghiên cứu khoa học. đề tài thực hiện bộ lọc thích nghi theo thuật toán LMS trên FPGA

Kỷ yếu Hội nghị Sinh viên Nghiên cứu Khoa học, Trường Đại học Bách khoa-Đại học Đà Nẵng năm 2013 THỰC HIỆN BỘ LỌC THÍCH NGHI THEO THUẬT TOÁN LMS TRÊN FPGA FPGA IMPLEMENTATION OF LMS ADAPTIVE FILTER SVTH: Nguyễn Hữu Anh Khoa, Bùi Phúc Chính Lớp 08DT2, Khoa Điện tử Viễn thông, Trường Đại học Bách Khoa, Đại học Đà Nẵng GVHD: Phạm Xuân Trung Khoa Điện tử Viễn thông, Trường Đại học Bách Khoa, Đại học Đà Nẵng TÓM TẮT Bộ lọc thích nghi phần quan trọng hệ tống xử lý tín hiệu số, có nhiều ứng dụng thực tế loại bỏ nhiễu thích nghi, cân kênh, nhận dạng… Vì việc thực phần cứng lọc thích nghi phần quan trọng xử lý tín hiệu số Trong việc thực lọc thích nghi cấu trúc FIR thích hợp cấu trúc IIR Tuy nhiên, việc thực lọc thích nghi dựa cấu trúc FIR đòi hỏi phải có thuật toán thích hợp để cập nhật hệ số lọc Thuật toán thực báo cáo Least Mean Square (LMS) đơn giản có hiệu nhiều môi trường khác Hơn nữa, so sánh với thuật toán khác, lọc thích nghi sử dụng thuật toán LMS thực tốt chỗ số lần lặp lại để đạt hội tụ Từ khóa: lọc thích nghi, thuật toán LMS, FPGA, FIR, thông số bước ABSTRACT Adaptive filters has an important role in Digital Signal Processing System They have many aplication in DSP field, e.g noise reduction channel blance, recognition… The hardware implement of adaptive filtes becomes a very important field in DSP world In general FIR structure has been used more successfully than IIR structure in adaptive filters However, the harware implement of FIR fiter needs a appropriate algorithm In this paper, the Least Mean Square (LMS) which is known for simplification and good performan in different environments Moreover, when compared with other algorithms, the adaptive filter using LMS algorithm has better performance in the times for convergence Key words: Adaptive Filter, LMS, FPGA, FIR, step size Đặt vấn đề Thuật ngữ lọc dùng để tất hệ thống có khả khôi phục lại dạng thành phần tần số tín hiệu lối vào để tạo tín hiệu lối thỏa mãn yêu cầu mong muốn Với lọc FIR, hệ số lọc không đổi Do đó, có thay đổi đột ngột một vài yếu tố đầu vào(như tín hiệu nhiễu chẳng hạn) lọc không tối ưu Hay nói cách khác, ta không thu tín hiệu mong muốn Để khắc phục nhược điểm trên, người ta đưa lọc FIR có cấu trúc mới, mà đó, hệ số lọc thay đổi để thích ứng với thay đổi bất ngờ yếu tố lối vào Đó mạch lọc FIR thích nghi Một thuật toán để thực lọc thuật toán LMS [1] áp áp dụng xử lý số tín hiệu thích nghi Kỷ yếu Hội nghị Sinh viên Nghiên cứu Khoa học, Trường Đại học Bách khoa-Đại học Đà Nẵng năm 2013 dễ thực Việc thực phần cứng cho lọc thích nghi vấn đề đầy thử thách việc tối ưu hóa yếu tố tốc độ xử lý…Với phát triển công nghệ, FPGA [2] chứa nhiều tài nguyên hỗ trợ DSP Những tài nguyên tích hợp vào FPGA với hiệu suất tối ưu công suất tiêu thụ thấp [3] Trong báo cáo thực lọc LMS FPGA đánh giá hoạt động lọc thiết kế Thuật toán LMS Thuật toán LMS thuật toán thích nghi đơn giản hiệu để thực lọc thích nghi Nó không yêu cầu hàm tính phép nhân chập hay ma trận mà sử dụng trung bình bình phương lỗi (MME) Bộ lọc thích nghi LMS sử dụng thông số kích thước bươc, tín hiệu vào, khác biệt tín hiệu mong muốn tín hiệu lọc để cập nhật hệ số lọc [4] Tin Hieu Dau Vao (Tin hieu + Nhieu) -1 -2 50 100 150 200 250 300 350 400 300 350 400 Tin Hieu Dau Ra Cua Bo Loc -1 -2 50 100 150 200 250 Hình 1: Bộ lọc thích nghi LMS mô Matlab 2.1 Phương trình LMS Tín hiệu lối áp dụng thuật toán LMS viết: [ ]= ∑ wk[n]x[n − k] (1) y[n] tín hiệu đầu ra, x[n] tín hiệu vào wk[n] táp trọng số lọc Trong táp trọng số w0[n]… ,wN-1[n] chọn lựa để sai số: e[n]=d[n]-y[n] (2) có giá trị cực tiểu với d[n] đáp ứng mong muốn tín hiệu vào lọc làm trễ [1] Và phương trình để tìm trọng số lọc thích nghi theo thuật toán LMS [ + 1] = [ ]+2 [ ] [ ] (3) Trong phương trình này, µ thông số bước, điều khiển tốc độ hội tụ thuật toán tới nghiệm tối ưu Dựa vào phương trình (3) thấy táp trọng số phụ thuộc vào táp trọng số, tín hiệu vào, lỗi Thuật toán không cần phải biết trước ma trận Kỷ yếu Hội nghị Sinh viên Nghiên cứu Khoa học, Trường Đại học Bách khoa-Đại học Đà Nẵng năm 2013 tương quan vecto tương quan chéo không cần phép tính ma trận 2.2 Điều kiện biên hội tụ Tốc độ hội tụ thuật toán LMS phụ thuộc vào thông số µ Nếu µ lớn tốc độ hội tụ nhanh; chọn µ giá trị bé tốc độ hội tụ chậm Tuy nhiên, µ lớn thuật toán không hội tụ hệ thống trở nên bất ổn, µ phải chọn cho 0< < (4) Với λmax trị riêng cực đại ma trận tự tương quan x[n] 2.3 Lựa chọn thông số thích nghi Việc lựa chon thông số bước μ bậc lọc xác định hiếu suất lọc sử dụng thuật toán LMS Khi táp lọc tăng lên hiệu suất lọc cải thiện táp lại yêu cầu nhiều hai nhân hai cộng hình Điều làm tăng phần cứng và làm tăng độ trễ lọc Vì cần phải cân hiệu suất phần cứng cần để thực lọc Không có phương trình toán học mô tả xác giá trị μ, hệ số kinh nghiệm thuật toán để đạt hệ số μ mong muốn [5] Cấu trúc lọc LMS Hình 2: Cấu trúc Direct form I lọc thích nghi Dựa cấu trúc Direct form I hình phương trình (1) (2) (3) Cấu trúc phần cứng để thực FPGA lọc thích nghi dùng thuật toán LMS với N táp trọng số thực hình Mỗi táp trọng số lọc thích nghi thuật toán LMS cần cộng, nhân delay Hình : Sơ đồ phần cứng lọc thích nghi LMS Kỷ yếu Hội nghị Sinh viên Nghiên cứu Khoa học, Trường Đại học Bách khoa-Đại học Đà Nẵng năm 2013 Thực lọc FIR theo thuật toán LMS FPGA 4.1 Xử lý số dương số âm Trong FPGA, liệu tín hiệu đầu vào, hệ số lọc, tín hiệu mong muốn… số âm dương Vì vậy, cần phải dùng kiểu số có dấu để biểu diễn tất liệu FPGA Kiểu liệu có dấu phải biểu diễn dạng bù với bit MSB bit dấu MSB biểu diễn số dương biểu diễn số âm 4.2 Biểu diễn kiểu liệu dấu chấm tĩnh Xử lý kiểu liệu dấu chấm tĩnh nhanh xử lý kiểu liệu số nguyên Kiểu dấu chấm tĩnh dùng tài nguyên FPGA dấu chấm động để biểu diễn số thực Nhưng kiểu liệu dấu chấm tĩnh biểu diễn số đủ lớn để tránh sai số lớn Tuy nhiên, ứng dụng DSP việc sử dụng kiểu liệu dấu chấm tĩnh tương đối tốt Bởi phép toán kiểu liệu dấu chấm tĩnh xây dựng số nguyên nên kiểu liệu hiệu liệu không biến đổi lớn biên độ Việc chọn độ dài cho kiểu liệu quan trọng Nếu ngắn gây sai số lớn dẫn đến hệ thống bất ổn định hiệu suất Nếu dài làm tăng độ phức tạp phần cứng giảm tốc độ lọc Vì việc cân yếu tố cần thiết [6] 4.3 Kết mô Kết mô thực với lọc LMS thích nghi táp 16 táp với hệ số μ = 0.00078 μ = 0.0625 ModelSim 10.2 Altera So sánh hai hình hình 4, với màu xanh đỏ tín hiệu y[n], màu vàng tín hiệu chuẩn, màu xanh tín hiệu vào có nhiễu, lọc 16 táp hội tụ chậm táp Hình : So sánh kết mô lọc thích nghi LMS táp 16 táp trọng số, μ = 0.00078 Hình : Kết mô lọc thích nghi LMS 16 táp với μ = 0.0625 Điều phần cứng thực lọc thích nghi LMS 16 táp trọng số nhiều so với lọc táp trọng số Ở hình 5, tăng hệ số μ = 0.0625 Thì hệ thống cho đáp ứng không mong muốn Vì Kỷ yếu Hội nghị Sinh viên Nghiên cứu Khoa học, Trường Đại học Bách khoa-Đại học Đà Nẵng năm 2013 việc chọn thông số bước thích hợp quan trọng Kết luận hướng phát triển Đề tài nhằm mục đích xây dựng lọc thích nghi FIR theo thuật toán LMS Kiến trúc lọc xây dựng kiến trúc Direct form I Việc thực phần lọc thích nghi LMS đơn giản Qua mô thấy lọc thích nghi sử dụng thuật toán LMS đáp ứng nhanh ổn định TÀI LIỆU THAM KHẢO [1] S Haykin, “Adaptive Filter Theory”, Fourth Edition, Prentice Hall, Upper Saddle River, N.J., 2002 [2] W.Wolf, FPGA-Based System Design Englewood Cliffs, Prentice- Hall, 2004 [3] Cliffs, Prentice- Hall, 2004 Shanthala S, S Y Kulkarni “European Journal of Scientific Research, ISSN 1450-216X Vol.31 No.1 (2009), pp 19-28 [4] Reid M Hewlitt, “Canonical Signed Digit Representation for Fir Digital Filters”, IEEE Workshop on Signal Processing Systems, 2000, pp.416-426 [5] Zhang Jingjing, “Variable Step Size LMS Algorithm”, International Journal of Future Computer and Communication, Vol 1, No 4, December 2012 [6] Roger Woods, John McAllister, Ying Yi “FPGA-based Implementation of Signal Processing Systems” 2008 John Wiley & Sons, Ltd, 2008