Kiến trúc AVR – 8 bits

Ki n trúc AVR – bits Nguy n Qu c C ng B môn k thu t o Tin h c công nghi p Tr ng i h c Bách khoa Hà N i Plan Ki n trúc AVR – bits T p ghi Truy c p b nh B nh I/O EEPROM C ng I/O SRAM Timer UART Interrupt Wathdog Các ch ti t ki m n ng l ng (Power-down) Ki n trúc AVR – bits Ki n trúc Harvard Bus cho data ch ng trình tách riêng Data bus ca b nh d li u: bits Data bus ca b nh ch ng trình: 16 bits Không gian b nh n tính B nh data có loi RAM EEPROM chia làm kiu khác Các l nh ca AVR phn l n có dài 16 bit thc hi n ch y u m t xung nhp clock B nh data 32 ghi bit Các ghi I/O (maximum 64 ghi bit) Internal SRAM Cha bi n ch ng trình Ng n x p External RAM (ch có  m t s loi nh 89S8515) EEPROM có th c/ghi bi ch ng trình (c 100,000 ln) T p ghi 32 ghi bit dùng cho mc ích thông th ng R0 n R31 K t ni trc ti p v i ALU, có th tham gia hu h t vào tt c phép tính s hc logic M t s l nh ch thc hi n ghi R16 n R31 c bi t X, Y, Z dùng  làm tr data l nh truy c p gián ti p Thanh ghi ch s X, Y , Z B nh I/O i u khin tt c thi t b AVR Truy c p nh ô nh SRAM ti a ch 20h n 5Fh thông qua l nh Load Store nh ghi I/O ti a ch 00h n 3Fh thông qua l nh IN OUT nh bit (ch áp dng cho ghi 00 n 1Fh) thông qua l nh Set Bit Clear Bit 10 Thanh ghi trng thái - SREG 11 12 Khi có Interrupt, Thanh ghi Trng thái không t ng ct gi  m bo cho ch ng trình hot ng úng sau k t thúc ch ng trình phc v ng!t ISR (Interrupt Service Routine) cn phi l u vào u ch ng trình ISR phc h∀i tr c thoát khi ISR 13 Stack pointer Stack vùng nh c bi t (cn phi l n hn 60h) Thanh ghi SP 16 bit c t vùng nh SRAM SH (m t s loi có SRAM