Mô phỏng bài toán thang máy 6 tầng

Mô phỏng bài toán thang máy 6 tầng

Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ VIỄN THÔNG ====o0o==== BÁO CÁO BÀI TẬP LỚN ĐỀ TÀI: MÔ PHỎNG BÀI TOÁN THANG MÁY TẦNG GVHD : TS Nguyễn Hoàng Dũng Hà Nội - 11/2015 2015 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số A LỜI NÓI ĐẦU 2015 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 B NỘI DUNG Chương I: Tổng quan FPGA Verilog HDL 1.1 Tổng quan FPGA 1.1.1 Một vài nét FPGA Ngày nay, nhắc đến công nghệ FPGA thường nghĩ đến Chip tái lập trình Các bạn tìm hiểu FPGA qua internet thường bị lạc có nhiều thông tin không Bài viết giới thiệu vài nét công nghệ FPGA, để bạn chưa biết có nhìn tổng quan Nếu bạn sinh viên năm trước làm việc với lập trình Vi điều khiển muốn làm quen với FPGA nên đọc viết Đầu tiên cần hiểu rõ tên Field Programmable Gate Array (FPGA) Field Programmable Gate Arrays chip logic số lập trình được, tức bạn sử dụng chúng để lập trình cho hầu hết chức thiết kế số Đã có nhiều tài liệu website nói nhiều FPGA muốn bạn ý đến tên Mình thấy website người ta dich chữ FIELD dạng trường Nhưng FIELD nghĩa nơi sử dụng chip Field Programmable nghĩa lập trình nơi người sử dụng khác với số chip phải lập trình nơi sản xuất FPGA tạo thành từ mảng (matrix hay array) phần tử khả trình nên gọi Programmable Gate Array Bộ nhớ tĩnh dựa FPGA (thường gọi SRAM FPGA) đề xuất Wahlstrom vào năm 1967 Sau thương mại FPGA Xilinx giới thiệu vào năm 1984 Lúc gồm có mảng khối logic tái cấu hình – Configurable Logic Blocks (CLBs) đầu vào – I/O (input/output) Chip FPGA chứa 64 CLBs 58 I/Os Ngày nay, FPGA chứa khoảng 330,000 CLBs khoảng 1100 I/Os Phần lớn sản phẩm FPGA thị trường dựa công nghệ SRAM với Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 hãng sản xuất lớn Xilinx Altera Ngoài có hãng khác sản xuất FPGA với mục đích chuyên dụng (Atmel, Actel, Lattice, SiliconBlue, ) Kiến trúc FPGA bao gồm thành phần chính: khối logic tái cấu hình, Configurable Logic Blocks (CLBs) thực chức logic; kết nối bên trong, Porgrammable Interconnect lập trình để kết nối đầu vào đầu CLB khối I/O bên trong; khối I/O cung cấp giao tiếp ngoại vi tín hiêu bên Dưới chip FPGA điển hình khối Hình 1:Cấu trúc FPGA Khối logic tái cấu hình Mục đích việc lập trình khối logic FPGA để cung cấp tính toán phần tử nhớ sử dụng hệ thống số Một phần tử logic gồm mạch tổ hợp lập trình, Flip-Flop chốt (latch) Ngoài khối logic đó, nhiều Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Chip FPGA gồm hỗn hợp khối khác nhau, số dùng cho chức cụ thể, chẳng hạn khối nhớ chuyên dụng, nhân (multipliers) ghép kênh (multiplexers) Tất nhiên, cấu hình nhớ sử dụng tất khối logic để điều khiển chức cụ thể phần tử bên khối Kết nối lập trình Các liên kết FPGA dùng để liên kết khối logic I/O lại với để tạo thành thiết kế Bao gồm ghép kênh, transistor cổng đệm ba trạng thái Nhìn chung, transistor ghép kênh dùng cụm logic để kết nối phần tử logic lại với nhau, ba dùng cho cấu trúc định tuyến bên FPGA Một số FPGA cung cấp nhiều kết nối đơn giản khối logic, số khác cung cấp kết nối nên định tuyến phức tạp Khối I/O khả trình I/O cung cấp giao tiếp khối logic kiến trúc định tuyến đến thành phần bên Một vấn đề quan trọng thiết kế kiến trúc I/O việc lựa chọn tiêu chuẩn điện áp cung cấp điện áp tham chiếu hỗ trợ Theo thời gian, kiến trúc FPGA phát triển thông qua việc bổ sung khối chức đặc biệt lập trình, nhớ (Block RAMs), logic số học (ALU), nhân, DSP-48 chí vi xử lý nhúng thêm vào nhu cầu nguồn tài nguyên cho ứng dụng Kết nhiều FPGA ngày có nhiều nguồn tài nguyên so với FPGA trước Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Hình 2: Khối I/O khả trình 1.1.2 Ứng dụng FPGA Ứng dụng FPGA bao gồm: xử lý tín hiệu số DSP, hệ thống hàng không, vũ trụ, quốc phòng, tiền thiết kế mẫu ASIC (ASIC prototyping), hệ thống điều khiển trực quan, phân tích nhận dạng ảnh, nhận dạng tiếng nói, mật mã học, mô hình phần cứng máy tính … Do tính linh động cao trình thiết kế cho phép FPGA giải lớp toán phức tạp mà trước thực nhờ phần mềm máy tính, nhờ mật độ cổng logic lớn FPGA ứng dụng cho toán đòi hỏi khối lượng tính toán lớn dùng hệ thống làm việc theo thời gian thực Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 1.1.3 2015 Ý nghĩa,vai trò FPGA Trước đây, muốn chế tạo chip “vi xử lý”, người ta phải thiết kế chip mức logic sử dụng ngôn ngữ mô tả phần cứng, để kiểm tra công đoạn cần phải sử dụng phần mềm mô Sau thiết kế phải tổng hợp dựa thư viện cấp thấp hãng sản xuất Chip sau này, sau trình kiểm tra timing (định thời) cho toàn thiết kế để đảm bảo thiết kế hoạt động tần số yêu cầu Tất công đoạn kiểm tra phần mềm mô (Điều dẫn tới nguy xảy sai sót lớn chuyển thiết kế sang môi trường Chip thực) Quy trình gửi thiết kế tới công ty sản xuất Chip phó mặc cho số phận, chip mẫu giá vài triệu đô la chuyển trả về, sau bắt đầu trình test chip môi trường thực, thất bại, khả lớn phải thực lại hoàn toàn qui trình thiết kế nói trên, lần vậy, phải toán vài triệu đô la cộng với khỏang thời gian nghiên cứu lớn Quy trình làm cho đất nước nghèo Việt Nam tham gia vào chơi đất nước giàu có giới ASIC Nhưng với FPGA,chúng ta rút ngắn thời gian thực ASIC mà giảm chi phí nghiên cứu tối đa trình kiểm tra thiết kế không Chip thực mội trường nói gần với môi trường ASIC thực Khả tái cấu hình cho phép sửa thiết kế đạt yêu cầu mà trả khoản chi phí tiền điện tiêu thụ 1.2 1.2.1 Ngôn ngữ mô tả phần cứng Verilog HDL Quá trình phát triển Verilog đời vào đầu năm 1984 Gateway Design Automation Khởi đầu, ngôn ngữ dùng công cụ mô kiểm tra Sau thời gian đầu ngôn ngữ chấp nhận ngành công nghiệp điện tử, công cụ mô phỏng, công cụ phân tích thời gian, sau vào năm 1987, công cụ tổng hợp xây dựng phát triển dựa vào ngôn ngữ Gateway Design Automation công cụ dựa Verilog hãng sau mua Cadence Design System Từ sau đó, Cadence đóng vai trò quan trọng Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 việc phát triển phổ biến ngôn ngữ mô tả phần cứng Verilog Vào năm 1987, VHDL trở thành chuẩn ngôn ngữ mô tả phần cứng IEEE Bởi hỗ trợ Bộ quốc phòng (DoD), VHDL sử dụng nhiều dự án lớn phủ Mỹ Trong nỗ lực phổ biến Verilog, vào năm 1990, OVI ( Open Verilog International) thành lập Verilog chiếm ưu lĩnh vực công nghiệp Điều tạo quan tâm lớn từ người dùng nhà cung cấp EDA tới Verilog Vào năm 1993, nỗ lực nhằm chuẩn hóa ngôn ngữ Verilog bắt đầu Verilog trở thành chuẩn IEEE, IEEE Std 1364-1995, vào năm 1995 Với công cụ mô phỏng, công cụ tổng hợp, công cụ phân tích thời gian, công cụ thiết kế dựa Verilog có sẵn, chuẩn Verilog IEEE nhanh chóng chấp nhận sâu rộng cộng đồng thiết kế điện tử Một phiên Verilog chấp nhận IEEE vào năm 2001 Phiên xem chuẩn Verilog-2001 dùng hầu hết người sử dụng người phát triển công cụ Những đặc điểm phiên ñó cho phép bên có khả đọc ghi liệu, quản lí thư viện, xây dựng cấu hình thiết kế, hỗ trợ cấu trúc có mức độ trừu tượng cao hơn, cấu trúc mô tả lặp lại, thêm số đặc tính vào phiên Quá trình cải tiến chuẩn tiếp tục với tài trợ IEEE 1.2.2 Ngôn ngữ verilog HDL Ngôn ngữ Verilog HDL đáp ứng tất yêu cầu cho việc thiết kế tổng hợp hệ thống số Ngôn ngữ hỗ trợ việc mô tả cấu trúc phân cấp phần cứng từ mức độ hệ thống đến mức cổng đến mức công tắc chuyển mạch Verilog hỗ trợ mạnh tất mức độ mô tả việc định thời phát lỗi Việc định thời đồng mà đòi hỏi phần cứng trọng cách đặc biệt Trong Verilog, linh kiện phần cứng mô tả cấu trúc ngôn ngữ “khai báo module” Sự mô tả module mô tả danh sách ngõ vào ngõ linh kiện ghi hệ thống bus bên linh kiện Bên module, phép gán đồng thời, gọi sử dụng linh kiện khối quy trình dùng để mô tả linh kiện phần cứng Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Nhiều module gọi cách phân cấp ñể hình thành cấu trúc phần cứng khác Những phần tử việc mô tả thiết kế phân cấp module, linh kiện linh kiện người dùng tự định nghĩa Để mô cho thiết kế, phần tử cấu trúc phân cấp nên ñược tổng hợp cách riêng lẻ Hiện có nhiều công cụ môi trường dựa Verilog cung cấp khả chạy mô phỏng, kiểm tra thiết kế tổng hợp thiết kế Môi trường mô cung cấp chương trình giao diện đồ họa cho bước thiết kế trước layout (front-end) công cụ tạo dạng sóng công cụ thị Những công cụ tổng hợp dựa tảng Verilog Khi tổng hợp thiết kế thiết bị phần cứng đích FPGA ASIC cần phải xác định trước Chương II: Giới thiệu KIT FPGA DE2-70 môi trường lập trình Quartus II 9.1 2.1 Tổng quan kit DE2-70 2.1.1 Tổng quan Kit FPGA DE2 Mục đích Kit DE2 cung cấp cho sinh viên phương tiện tối ưu để nghiên cứu kĩ thuật số, cấu trúc máy tính FPGA Kit sử dụng công nghệ phần cứng lẫn công cụ CAD (Computer Aid Design) để giúp không sinh viên mà giáo viên nghiên cứu nhiều ứng dụng khác Kit cung cấp nhiều ñặc ñiểm phù hợp cho công việc nghiên cứu phát triển hệ thống số thông thường lẫn phức tạp phòng thí nghiệm trường đại học 2.1.2 Đặc điểm Kit FPGA DE2-70 Dưới hình ảnh Kit DE2 Nó thể hiển bề mặt Kit vị trí linh kiện Kit Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Hình3: Mặt Kit DE2-70 vị trí linh kiện Kit Kit DE2 mang đặc điểm cho phép người sử dụng thiết kế từ mạch điện đơn giản thiết kế phức tạp Multimedia Kit DE2 gồm linh kiện sau: • Chip FPGA Cyclone II 2C70 gồm 896 chân Tất linh kiện kit kết nối sẵn với pin FPGA, điều cho phép người sử dụng điều khiển tất linh kiện ứng dụng chúng • Rom EPCS16: dùng để thiết lập cấu hình ban đầu cho thiết bị, hoạt động nối tiếp • USB Blaster: dùng để cài đặt chương trình cho FPGA từ máy tính, hỗ trợ chế độ JTAG AS • IC SSRAM 2Mbyte • IC SDRAM 32Mbyte • Bộ nhớ flash 8Mbyte • Khe cắm thẻ nhớ SD • nút bấm Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 • 18 công tắc gạt • 18 đèn led đỏ • led xanh • Nguồn xung clock 50MHz 28.63MHz • Bộ mã hóa/giải mã âm CD 24bit với đầu cắm line-in, line-out, microphone-in • Bộ chuyển đổi tín hiệu số sang tương tự VGA 10bit với đẩu cắm VGA-out • giải mã tín hiệu TV với đầu cắm TV-in • Giao tiếp Enthernet 10/100 • Giao tiếp USB 2.0 • Giao tiếp chuẩn RS-232 với chân • Giao tiếp chuẩn PS/2 cho chuột bàn phím • Giao tiếp hồng ngoại (IrDA) • cổng kết nối dùng để giao tiếp với thiết bị ngoại vi khác mà người sử dụng muốn kết nối vào Kit Đi kèm với đặc tính phần cứng, Altera cung cấp giao tiếp I/O chuẩn bảng ñiều khiển việc truy xuất linh kiện Kit dựa phần mềm DE2 Control Panel 10 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Hình4: Sơ đồ khối board mạch Kit DE2-70 1.1.1 Ứng dụng giảng dạy học tập Những khóa học thiết kế mạch logic cấu trúc máy tính thường đề cập đến thiết bị linh kiện điện tử Ngày mà công nghệ phát triển với tốc độ chóng mặt giáo trình thiết bị phòng thí nghiệm phải cập nhật công nghệ công cụ thiết kế đại nhất, nhiên phải đảm bảo giúp sinh viên nắm vững kiến thức tảng kiến thức cao Kit DE2 thiết kế để đáp ứng tất yêu cầu 1.1.2 Ứng dụng nghiên cứu thiết kế Với Chip Cyclone II FPGA tân tiến, nhiều loại giao tiếp I/O nhiều loại nhớ khác nhau, Kit DE2 giúp người sử dụng linh động việc thiết kế nhiều loại ứng dụng khác Cùng với ứng dụng minh họa kèm theo Kit, người thiết kế tạo nghiệm thú vị ứng dụng audio, video, USB, network 11 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 memory Kit DE2 thực thi ứng dụng nhúng sử dụng vi xử lí Nios II Một số ứng dụng minh họa: • Ứng dụng xử lý ảnh truyền hình Hình5: Ứng dụng xử lý ảnh truyền hình • Ứng dụng xử lý âm Hình6: Ứng dụng xử lý âm • Ứng dụng giao tiếp USB 12 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Hình7: Ứng dụng giao tiếp USB 2.2 Môi trường lập trình Quartus II 9.1 Quartus II công cụ phần mềm phát triển hãng Altera, cung cấp môi trường thiết kế toàn diện cho thiết kế SOPC (hệ thống chip khả trình - system on a programmable chip) Đây phần mềm đóng gói tích hợp đầy đủ phục vụ cho thiết kế logic với linh kiện logic khả trình PLD Altera, gồm dòng APEX, Cyclone, FLEX, MAX, Stratix Quartus cung cấp khả thiết kế logic sau: • Môi trường thiết kế gồm vẽ, sơ đồ khối, công cụ soạn thảo ngôn ngữ: AHDL, VHDL, Verilog HDL • Thiết kế LogicLock • Là công cụ mạnh để tổng hợp logic • Khả mô chức thời gian • Phân tích thời gian • Phân tích logic nhúng với công cụ phân tích SignalTap@ II • Cho phép xuất, tạo kết nối file nguồn để tạo file chương trình • Tự động định vị lỗi • Khả lập trình nhận diện linh kiện 13 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 • Phần mềm Quartus II sử dụng tích hợp NativeLink@ với công cụ thiết kế cung cấp việc truyền thông tin liền mạch Quartus với công cụ thiết kế phần cứng EDA khác • Quartus II đọc file mạch (netlist) EDIF chuẩn, VHDL Verilog HDL tạo file netlist • Quartus II có môi trường thiết kế đồ họa giúp nhà thiết kế dễ dàng viết mã, biên dịch, soát lỗi, mô 2.3 Sơ lược cách sử dụng phần mềm Quartus II 9.1 Để tạo project Quartus II 9.1 ta làm sau: • • • • • • • • Chạy phần mềm Quartus II 9.1 File  New project Wizard Next Chọn vị trí thư mục lưu project tên project  Next Next Chọn dòng chíp Cyclone II tên chip EP2C70F896C6  Next Next Finish Hình8: Vào File  New Project Wizard 14 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số Hình9: Chọn Next để tiếp tục Hình10: Chọn thư mục chứa project đặt tên cho project Next 15 2015 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số Hình11: Chọn Next để tiếp tục Hình12: Chọn Cyclone II Family EP2C70F896C6 cho Kit DE2-70 Next 16 2015 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Hình13: Chọn Next để tiếp tục Hình: Hình14:Chọn Finish để kết thúc Chương III: Thiết Kế chương trình điều khiển thang máy tầng mô modelsim,Kit DE2-70 17 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 3.1 Sơ đồ khối Hình 15: Sơ đồ khối Sơ đồ khối chia làm modul nhỏ khối chia tần DIV,khối điều khiển Control khối hiển thị Display Để điều khiển thang máy tầng,bài toán cần đầu vào(input) tín hiệu xung clock 50Mhz KitDE2-70,tín hiệu reset,nút bấm lên(up),nút bấm xuống(down),gọi tầng(call_floor),chọn tầng(select_floor),giữ cửa mở(hold door) đóng cửa(close door) cho đầu số tầng thang máy tại,hướng di chuyển thang máy hay trạng thái thang máy 3.2 Mô tả chi tiết 3.2.1 Khối chia tần 18 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Khối chia tần DIV có đầu vào (input) xung clock Kit DE2-70 50MHz tín hiệu reset.Đầu ra(output) CLK_1,khối chia tần chia tần từ 50MHz xuống 1Hz để thời gian xung CLK_1 có chu kỳ T= 1s 3.2.2 Khối điều khiển Khối Control khối điều khiển chính,điều khiển hoạt động thang máy gọi tầng(call_floor),chọn tầng(select_floor),mở cửa(OpenDoor),đóng cửa(CloseDoor) giữ cửa(HoldDoor).Thang máy có chế độ trạng thái trạng thái chờ,trạng thái mở cửa,trạng thái đóng cửa,trạng thái lên trạng thái xuống Khi bình thường có reset,trạng thái trạng thái chờ(Swait) có tín hiệu đầu vào up down đồng thời với việc gọi tầng tới tầng gọi sau thang máy chuyển sang trạng thái mở cửa(OpenDoor),lúc thời gian 5s bấm nút close cửa đóng lại sang trạng thái CloseDoor.Khi cửa đóng giữ cửa(hold) cửa lại mở trạng thái quay trạng thái OpenDoor.còn ko lúc bắt đầu việc chọn tầng.tầng chọn lên thang máy lên ngược lại.khi đến tầng chọn thang máy mở cửa tức trạng thái lúc trạng thái OpenDoor.Khối cho đầu tầng mà thang máy đến,ở với trạng thái có tín hiệu đầu báo hiệu hướng mà thang máy di chuyển 3.2.3 Khối hiển thị 19 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Khối hiển thị,hiển thị trạng thái thang máy LED số tầng thang máy LED thanh,LEDG 20 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số Sơ đồ khối tạo xây dựng code Sơ đồ trạng thái FSM 21 2015 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 3.3 Kết Luận Với kết này, em bước đầu xây dựng điều khiển hoạt động thang máy tầng đơn giản Đặc biệt qua trình nghiên cứu thực đề tài em tích luỹ nhiều kiến thức bổ ích: Bước đầu nắm kiến thức FPGA ngôn ngữ mô tả phần cứng Verilog HDL Hiểu nguyên tắc hoạt động ,thuật toán tháng máy Nắm cách sử dụng lập trình phần mềm QUATUS II, hiểu cách nạp chạy môt chương trình kit phát triển DE2 Những điều hạn chế hướng phát triển đề tài Do thời gian thực đề tài có hạn nên em làm điều khiển thang máy tầng theo nguyện lý đơn giản Chương trình mô phần mềm ModelSim chưa thực yêu cầu 22 [...]... khiển thang máy 6 tầng ,bài toán cần đầu vào(input) là tín hiệu xung clock 50Mhz của KitDE2-70,tín hiệu reset,nút bấm lên(up),nút bấm xuống(down),gọi tầng( call_floor),chọn tầng( select_floor),giữ cửa mở(hold door) và đóng cửa(close door) thì cho đầu ra là số tầng thang máy đang ở hiện tại,hướng di chuyển của thang máy hay trạng thái hiện tại của thang máy 3.2 Mô tả chi tiết 3.2.1 Khối chia tần 18 Bài Tập... rồi Next 15 2015 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số Hình11: Chọn Next để tiếp tục Hình12: Chọn Cyclone II trong Family và EP2C70F896C6 cho Kit DE2-70 rồi Next 16 2015 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Hình13: Chọn Next để tiếp tục Hình: Hình14:Chọn Finish để kết thúc Chương III: Thiết Kế chương trình điều khiển thang máy 6 tầng và mô phỏng trên modelsim,Kit DE2-70 17 Bài Tập Lớn Thiết... thái OpenDoor.Khối này cho đầu ra là tầng mà thang máy đang ở hoặc đang đến,ở với mỗi trạng thái sẽ có tín hiệu đầu ra báo hiệu hướng mà thang máy đang di chuyển 3.2.3 Khối hiển thị 19 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 Khối hiển thị,hiển thị trạng thái hiện tại của thang máy ra LED 7 thanh và số tầng hiện tại thang máy đang ở ra LED 7 thanh,LEDG 20 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống... tới tầng được gọi sau đó thang máy chuyển sang trạng thái mở cửa(OpenDoor),lúc này nếu trong thời gian 5s hoặc bấm nút close thì cửa sẽ đóng lại và sang trạng thái CloseDoor.Khi cửa được đóng nếu giữ cửa(hold) thì cửa lại mở và trạng thái quay về trạng thái OpenDoor.còn nếu ko thì lúc này sẽ bắt đầu việc chọn tầng. tầng chọn là đi lên thì thang máy sẽ đi lên và ngược lại.khi đến tầng chọn thì thang máy. .. 2015 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 3.3 Kết Luận Với kết quả này, em đã bước đầu xây dựng một bộ điều khiển hoạt động của thang máy 6 tầng đơn giản Đặc biệt qua quá trình nghiên cứu và thực hiện đề tài em đã tích luỹ được nhiều kiến thức bổ ích: Bước đầu nắm được kiến thức cơ bản về FPGA và ngôn ngữ mô tả phần cứng Verilog HDL Hiểu được nguyên tắc hoạt động ,thuật toán của tháng máy. .. cơ bản của thang máy như gọi tầng( call_floor),chọn tầng( select_floor),mở cửa(OpenDoor),đóng cửa(CloseDoor) và giữ cửa(HoldDoor) .Thang máy có 5 chế độ trạng thái là trạng thái chờ,trạng thái mở cửa,trạng thái đóng cửa,trạng thái lên và trạng thái xuống Khi bình thường hoặc có reset,trạng thái về trạng thái chờ(Swait) khi có tín hiệu của đầu vào là up hoặc down thì đồng thời với việc gọi tầng đang ở... được cách sử dụng và lập trình bằng phần mềm QUATUS II, và hiểu cách nạp và chạy môt chương trình trên kit phát triển DE2 Những điều còn hạn chế và hướng phát triển của đề tài Do thời gian thực hiện đề tài có hạn nên em mới chỉ làm được bộ điều khiển thang máy 6 tầng theo nguyện lý đơn giản Chương trình mới chỉ được mô phỏng trên phần mềm ModelSim vẫn chưa được thực sự đúng như yêu cầu 22 ... dịch, soát lỗi, mô phỏng 2.3 Sơ lược cách sử dụng phần mềm Quartus II 9.1 Để tạo mới một project trong Quartus II 9.1 ta làm như sau: • • • • • • • • Chạy phần mềm Quartus II 9.1 File  New project Wizard Next Chọn vị trí thư mục lưu project và tên project  Next Next Chọn dòng chíp là Cyclone II và tên chip là EP2C70F896C6  Next Next Finish Hình8: Vào File  New Project Wizard 14 Bài Tập Lớn Thiết... audio, video, USB, network và 11 Bài Tập Lớn Thiết Kế Tổng Hợp Hệ Thống Số 2015 memory Kit DE2 cũng có thể thực thi được những ứng dụng nhúng sử dụng vi xử lí Nios II Một số ứng dụng minh họa: • Ứng dụng trong xử lý ảnh và truyền hình Hình5: Ứng dụng trong xử lý ảnh và truyền hình • Ứng dụng trong xử lý âm thanh Hình6: Ứng dụng trong xử lý âm thanh • Ứng dụng giao tiếp USB 12 Bài Tập Lớn Thiết Kế Tổng Hợp... của Altera, gồm các dòng APEX, Cyclone, FLEX, MAX, Stratix Quartus cung cấp các khả năng thiết kế logic sau: • Môi trường thiết kế gồm các bản vẽ, sơ đồ khối, công cụ soạn thảo các ngôn ngữ: AHDL, VHDL, và Verilog HDL • Thiết kế LogicLock • Là công cụ mạnh để tổng hợp logic • Khả năng mô phỏng chức năng và thời gian • Phân tích thời gian • Phân tích logic nhúng với công cụ phân tích SignalTap@ II •