Đề Thi + Đáp án Môn kỹ thuật số

ĐH BÁCH KHOA TP.HCM * KHOA ĐIỆN - ĐIỆN TỬ * BỘ MÔN ĐIỆN TỬ Điểm Chữ kí giám thị ĐỀ THI HK1 (2013-2014) Môn: Kỹ thuật số Thời gian: 110 phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) HỌ TÊN: ……………………………………… MSSV: ………………… NHÓM: ……… SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ TRANG Câu (1,0 điểm) Phân tích xác định dãy đếm đếm hình vẽ Q0 Q1 Pr D CK CK Cl Q2 0 Q D Q CK Pr Cl Q D Q CK Pr Cl Q Q Z Từ hình vẽ, ta thấy đếm lên, không đầy đủ Ta có, tín hiệu reset: Z = Q2Q0, Q2Q1Q0= 1x1, đếm reset trạng thái đầu Xét trường hợp: * T/H1: Q2Q1Q0= 101, trạng thái đầu Q2Q1Q0= 001 (do Z đưa vào chân Clear Q2) Từ trạng thái 001, đếm đếm lên: 001 -> 010 -> 011 -> 100 Xung clock reset đếm lại 001 Ta có đếm lên m=4, trạng thái 001 0,5 đ * T/H2: Q2Q1Q0= 111, trạng thái đầu Q2Q1Q0= 011 Từ trạng thái 011, đếm đếm lên: 011 -> 100 Với xung clock reset đếm lại 001 Ta lại có đếm lên m=4, trạng thái 001 trường hợp 0,5 đ Vậy ta có dãy đếm là: Q2Q1Q0= 001, 010, 011, 100, 001, … Câu (2,0 điểm) Sử dụng JK-FF, thiết kế đếm song song có giản đồ xung hình vẽ (các trạng thái vòng đếm chọn trạng thái trạng thái đầu giản đồ) CK QA(msb) QB QC Dãy đếm QAQBQC = 100, 010, 000, 001, 101, 111, 100, … 0,75 đ QA QB QC 0 0 1 0 1 0 1 1 1 Q+A Q+B Q+C 0 1 0 0 1 1 0 0 JAKA X X X X X X X X JBKB JCKC X X X X X X X X 1 X X X X X X X X Rút gọn bìa K, ta có: QA KA QA KA = QB QC JB = QA KB = JC = QA QB KC = QB 0,75 đ QA JA JA = QC QC QB JB QB JC QC KB QB KC QC CK 0,5 đ Câu (1,0 điểm) Một hệ kiểu MEALY có ngõ vào X ngõ Z Ngõ Z ngõ vào X nhận chuỗi bit liên tiếp 010 0110 Biết chuỗi xét liên tục Hãy thành lập bảng chuyển trạng thái Rút gọn bảng trạng thái (nếu được) Vd: X = 0,1,1,1,0,1,0,1,1,0,1,0,0,0,1,1,0,1,1,1,0,1,0,1, Z = 0,0,0,0,0,0,1,0,0,1,0,1,0,0,0,0,1,0,0,0,0,0,1,0, (1,0 đ) Trạng thái Ý nghĩa A Trạng thái reset HT KT X=0 X=1 B C 1,0 đ Z X=0 X=1 0 Ta có, A C tương đương HT KT Z X=0 X=1 X=0 X=1 A B A 0 (chưa nhận bit) A B bit B B D 0 C bit C B C 0 B B D 0 D bit 0,1 D B E D B E E bit 0,1,1 E B C E B A Câu (2,0 điểm) Hệ có ngõ vào X ngõ U, V Khi có xung clock cạnh lên hệ chuyển trạng thái theo bảng sau: TT Q1Q0 TT Ngõ (UV) X=0 X=1 X=0 X=1 10 A A B 01 01 01 B C A 00 11 00 C B D 01 10 11 D C B 10 11 a Thiết kế hệ T-FF ROM (vẽ sơ đồ kết nối ROM với Flipflop bảng nạp ROM) X Q1 Q0 0 0 1 0 1 0 1 1 1 U V Q+1 Q+0 1 0 0 1 0 1 1 1 0 1 1 T1 T0 1 0 1 1 1 1 1,0 đ ROM 23 x (bit) D3 U D2 V A1 D1 T1 Q1 A0 D0 T0 Q0 A2 X Bảng nạp ROM X Q1 Q0 U V T1 T0 A2 A1 A0 D3 D2 D1 D0 1 0 0 0 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 CK b Biết ban đầu hệ trạng thái C X = hệ có cạnh lên clock hình vẽ Xác định ngõ vào X cần thiết để có U = V= với số xung clock Vẽ xung ngõ vào X ngõ U V trường hợp (Chú ý tín hiệu X không thay đổi cạnh lên clock) Clock X Trạng thái C D B U V 1,0 đ Câu (1,0 điểm) Hệ thiết kế PLA D-FF hình vẽ Hãy vẽ giản đồ trạng thái hệ Bảng nạp PLA X Z QA DA D Q ck D DB QB Q X Q A QB Z DA DB - - - - 0 1 1 0 0 Từ bảng PLA, ta có: Z = QA QB + QA QB ck DA = X QA + QB = Q+A CK DB = QA QB = Q+B Bảng chuyển trạng thái X Q A QB Z Q+AQ+B 0 0 1 1 1 0 1 0 1 0 1 1 1 1 1 1 0 0 0,5 đ 00 0, 10 X=0 0,5 đ 0, 01 0, 11 Câu (1,0 điểm) Cho code VHDL mô tả hàm logic F Hãy xác định biểu thức F viết lại code lệnh WITH-SELECT-WHEN (chỉ viết từ phần architecture) library ieee; use ieee.std_logic_1164.all; entity CAU6 is port ( A, B, C, D : IN std_logic; F : OUT std_logic); end CAU6; architecture THI of CAU6 is begin process (A, B, C, D) begin if A = ‘0’ then F