Câu 1: (2 điểm)Hãy thiết kế mạch số với đầu vào là số nhị phân 4 bit ABCD và đầu ra là số nhị phân 4 bít EFGH là số bù hai của số đầu vào. Câu 2: (3 điểm) Cho sơ đồ mạch số như sau: a. (1 điểm) Hày mô tả mạch trên dùng ngôn ngữ VHDL.b. (0.5 điểm) Hãy thay thế 3 bộ dồn kênh (MUX) ở trên bằng dùng các cổng NAND 2 đầu vào và NAND 3 đầu vào.c. (1.5 điểm) Hãy thực hiện các bước phân tích mạch điện trên để có được sơ đồ dịch chuyển trạng thái.
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI KHOA ĐIỆN TỬ - VIỄN THÔNG Đề số: Ký duyệt Tổng số trang: Trưởng nhóm Môn học: ĐỀ THI MÔN: ĐIỆN TỬ SỐ Lần thi: Ngày thi: 22/12/2010 Thời gian làm bài: 90 phút (Không sử dụng tài liệu Nộp đề thi với làm) Trưởng Bộ môn: Câu 1: (2 điểm) Hãy thiết kế mạch số với đầu vào số nhị phân bit ABCD đầu số nhị phân bít EFGH số bù hai số đầu vào Câu 2: (3 điểm) Cho sơ đồ mạch số sau: a (1 điểm) Hày mô tả mạch dùng ngôn ngữ VHDL b (0.5 điểm) Hãy thay dồn kênh (MUX) dùng cổng NAND đầu vào NAND đầu vào c (1.5 điểm) Hãy thực bước phân tích mạch điện để có sơ đồ dịch chuyển trạng thái Câu 3: (3 điểm) a (2 điểm) Hãy thực thiết kế mạch điện tử dùng JK Flip-flop có chức reset Mạch điện gồm đầu vào X đầu Z với chức hoạt động sau: Z=1 mức logic đầu vào dãy bít có dạng x=”0101”, Z=0 trường hợp khác b (1 điểm) Hãy viết chương trình VHDL mô tả sơ đồ dịch chuyển trạng thái vừa nhận từ câu a) Câu 4: (2 điểm) Hãy thiết kế Datapath cho FSMD thực thuật toán sau: min=0; sum=0; for (i=0;i xi ) = xi ; end if; end for; output sum; output min; Chú ý: ≤ x, min, sum ≤255, Các lệnh viết hàng thực song song, Chỉ rõ ghi datapath bit J 0 1 K 1 Q (next) Q Q’ Q Q(next) 0 1 1 J x x K x x TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI KHOA ĐIỆN TỬ - VIỄN THÔNG Đề số: Ký duyệt Tổng số trang: Trưởng nhóm Môn học: ĐỀ THI MÔN: ĐIỆN TỬ SỐ Lần thi: Ngày thi: 22/12/2010 Thời gian làm bài: 90 phút (Không sử dụng tài liệu Nộp đề thi với làm) Trưởng Bộ môn: Câu :(2 điểm) Hãy thiết kế mạch số với đầu vào số nhị phân bit wxyz đầu số nhị phân bít abcd số bù hai số đầu vào Câu 2: (3 điểm) Cho sơ đồ mạch số sau: a (1 điểm) Hãy mô tả mạch dùng ngôn ngữ VHDL b (0.5 điểm) Hãy thay dồn kênh (MUX) dùng cổng NAND đầu vào NAND đầu vào c (1.5 điểm) Hãy thực bước phân tích mạch điện để có sơ đồ dịch chuyển trạng thái Câu 3: (3 điểm) a (2 điểm) Hãy thực thiết kế mạch điện tử dùng JK Flip-flop có chức reset Mạch điện gồm đầu vào X đầu Z với chức hoạt động sau: Z=1 mức logic đầu vào dãy bít có dạng x=”1010”, Z=0 trường hợp khác b (1 điểm) Hãy viết chương trình VHDL mô tả sơ đồ dịch chuyển trạng thái vừa nhận từ câu a) Câu :(2 điểm) Hãy thiết kế Datapath cho FSMD thực thuật toán sau: max=0; sum=0; for (i=0;i 10) then cnt=cnt + 1; sum=sum + x; end if; until x =0; output sum; output cnt; Chú ý: ≤ x ≤255, 0≤ sum ≤255 Các lệnh viết hàng thực song song Chỉ rõ ghi datapath bit Cho biết bảng trạng thái bảng kích JKFF sau: J 0 1 K 1 Q (next) Q Q’ Q Q(next) 0 1 1 J x x K x x TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI KHOA ĐIỆN TỬ - VIỄN THÔNG Đề số: Ký duyệt Tổng số trang: Trưởng nhóm Môn học: ĐỀ THI MÔN: ĐIỆN TỬ SỐ Lần thi: Ngày thi: 25/12/2009 Thời gian làm bài: 90 phút (Không sử dụng tài liệu Nộp đề thi với làm) Trưởng Bộ môn: Câu (2 điểm) c Thiết kế mức cổng (gate level design) mạch số gồm có đầu vào số nhị phân bít đầu số nhị phân biểu diễn số bít có số nhị phân đầu vào d Thực mạch thiết kế câu a sử dụng MUX 4-1 cổng NOT Câu (2 điểm) Một mạch dãy gồm Flip-flop JK, đầu vào X Y đầu Z Cho phương trình đầu vào Flip-flop phương trình đầu Z sau: K = Q2 XY K = Q1 + XY J = Q2 X + Q2 Y J = Q1 X Z = Q1 XY +Q2 X Y c Vẽ sơ đồ mạch điện d Xác định bảng chuyển trạng thái sơ đồ chuyển trạng thái mạch Câu (3 điểm) a Mô tả DFF với tín hiệu reset đồng tích cực mức thấp tín hiệu set đồng tích cực mức thấp dùng VHDL (1 điểm) b Một mạch số với đầu vào X đầu Z hoạt động sau: -Tín hiệu vào xuất ngẫu nhiên -Z=1 gặp dãy bit đầu vào 110 0101 -Z=0 trường hợp khác Biểu diễn hoạt động mạch sơ đồ chuyển trạng thái loại Moore dùng DFF thực (2 điểm) Câu (3 điểm) Thiết kế FSMD thực thuật toán tính tổng 10 số x lớn sau: cnt=0; sum=0; Repeat input x if (x > 5) then cnt=cnt + 1; sum=sum + x; end if; Until cnt=10; } output sum; Chú ý: x sum số có giá trị cực đại 255 Các lệnh viết hàng thực song song Chỉ rõ ghi datapath bit 3 Chỉ cần biểu diễn controller dạng FSM, không cần phải thực mạch controller Cho biết bảng trạng thái bảng kích JKFF sau: J 0 1 K 1 Q (next) Q Q’ Q Q(next) 0 1 1 J x x K x x Chúc em sinh viên làm tốt! TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI KHOA ĐIỆN TỬ - VIỄN THÔNG Đề số: Ký duyệt Tổng số trang: Trưởng nhóm Môn học: ĐỀ THI MÔN: ĐIỆN TỬ SỐ Lần thi: Ngày thi: 25/12/2009 Thời gian làm bài: 90 phút (Không sử dụng tài liệu Nộp đề thi với làm) Trưởng Bộ môn: Câu (2 điểm) e Thiết kế mức cổng (gate level design) mạch số gồm có đầu vào số nhị phân bít đầu số nhị phân biểu diễn số bít có số nhị phân đầu vào f Thực mạch thiết kế câu a sử dụng MUX 4-1 cổng NOT Câu (2 điểm) Một mạch dãy gồm Flip-flop JK, đầu vào X Y đầu Z Cho phương trình đầu vào Flip-flop phương trình đầu Z sau: K = Q2 XY K = Q1 + XY J = Q2 X + Q2 Y J = Q1 X Z = Q1 XY +Q2 X Y e Vẽ sơ đồ mạch điện f Xác định bảng chuyển trạng thái sơ đồ chuyển trạng thái mạch Câu (2 điểm) a Mô tả DFF với tín hiệu reset đồng tích cực mức thấp tín hiệu set đồng tích cực mức thấp dùng VHDL b Mô tả ghi bit sử dụng DFF mô tả câu a VHDL (gợi ý: sử dụng cấu trúc khai báo component cấu trúc port map VHDL) Câu (4 điểm) Thiết kế FSMD thực thuật toán tính tổng 10 số x lớn sau: cnt=0; sum=0; Repeat input x if (x > 5) then cnt=cnt + 1; sum=sum + x; end if; Until cnt=10; } output sum; Chú ý: x sum số có giá trị cực đại 255 Các lệnh viết hàng thực song song Chỉ rõ ghi datapath bit Biểu diễn controller dạng FSM loại Moore dùng DFF để thực Cho biết bảng trạng thái bảng kích JKFF sau: J 0 1 K 1 Q (next) Q Q’ Q Q(next) 0 1 1 J x x K x x Chúc em sinh viên làm tốt! TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI ĐỀ THI MÔN: ĐIỆN TỬ SỐ KHOA ĐIỆN TỬ - VIỄN THÔNG Lần thi: Ngày thi: 05/01/2010 Thời gian làm bài: 90 phút Đề số: Tổng số trang: Ký duyệt Trưởng nhóm Môn học: (Không sử dụng tài liệu Nộp đề thi với làm) Trưởng Bộ môn: Câu (2 điểm) Thiết kế mạch số gồm có đầu vào hai số nhị phân A B, số biểu diễn bít đầu dùng biểu diễn số A lớn hơn, nhỏ B (ghi chú: đầu có giá trị “00” A = B, “01” A > B, “1x” A < B) Câu (3 điểm) Một mạch số với đầu vào X đầu Z hoạt động sau: -Tín hiệu vào xuất ngẫu nhiên -Z=1 gặp dãy bit đầu vào 0101 -Z=0 trường hợp khác Biểu diễn hoạt động mạch sơ đồ chuyển trạng thái loại Mealy dùng JKFF thực Câu (2 điểm) Hãy dùng VHDL để mô tả thiết kế cho sơ đồ dịch chuyển trạng thái sau Câu (2 điểm) Một mạch dãy gồm Flip-flop JK, đầu vào X Y đầu Z Cho phương trình đầu vào Flip-flop phương trình đầu Z sau: Z = Q1 XY +Q2Y J = Q2 X + Q2 K = Q2 Y J = Q1 XY K = Q1 + XY a Vẽ sơ đồ mạch điện b Xác định bảng chuyển trạng thái sơ đồ chuyển trạng thái mạch Câu (1 điểm) Thiết kế Datapath cho FSMD thực thuật toán đếm tính tổng số lớn 10 số x đựơc đưa vào sau: cnt=0; sum=0; Repeat input x if (x> 10) then cnt=cnt + 1; sum=sum + x; end if; until x =0; output sum; output cnt; Chú ý: ≤ x ≤255, 0≤ sum ≤255 Các lệnh viết hàng thực song song Chỉ rõ ghi datapath bit Cho biết bảng trạng thái bảng kích JKFF sau: x= don’t care (không quan tâm) J 0 1 K 1 Q (next) Q Q’ Q Q(next) 0 1 1 TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI KHOA ĐIỆN TỬ - VIỄN THÔNG Đề số: Tổng số trang: Ký duyệt Trưởng nhóm Môn học: J x x K x x ĐỀ THI MÔN: ĐIỆN TỬ SỐ Lần thi: Ngày thi: 05/01/2010 Thời gian làm bài: 90 phút (Không sử dụng tài liệu Nộp đề thi với làm) Trưởng Bộ môn: Câu (2 điểm) Thiết kế mạch số gồm có đầu vào hai số nhị phân A B, số biểu diễn bít đầu dùng biểu diễn số A có số bit trạng thái ‘1’ lớn hơn, nhỏ số bit ‘1’ số B (ghi chú: đầu có giá trị “00” A có số bít “1” số bit “1” B, “01” A có số bít “1” lớn số bit “1” B, “1x” A có số bít “1” nhỏ số bit “1” B) Câu (3 điểm) Một mạch số với đầu vào X đầu Z hoạt động sau: -Tín hiệu vào xuất ngẫu nhiên -Z=1 gặp dãy bit đầu vào 1011 -Z=0 trường hợp khác Biểu diễn hoạt động mạch sơ đồ chuyển trạng thái loại Moore dùng JKFF thực Câu (2 điểm) Hãy dùng VHDL để mô tả thiết kế cho sơ đồ dịch chuyển trạng thái sau Câu (2 điểm) Một mạch dãy gồm Flip-flop JK, đầu vào X Y đầu Z Cho phương trình đầu vào Flip-flop phương trình đầu Z sau: J = Q2 X + Q2 Y K = Q2 XY Z = Q1 XY + Q2 X J = Q1 X K = Q1 + XY a Vẽ sơ đồ mạch điện b Xác định bảng chuyển trạng thái sơ đồ chuyển trạng thái mạch Câu (1 điểm) Thiết kế Datapath cho FSMD thực thuật toán đếm tính tổng số lớn 10 số x đựơc đưa vào sau: cnt=0; sum=0; Repeat input x if (x> 10) then cnt=cnt + 1; sum=sum + x; end if; until x =0; output sum; output cnt; Chú ý: ≤ x ≤255, 0≤ sum ≤255 Các lệnh viết hàng thực song song Chỉ rõ ghi datapath bit Cho biết bảng trạng thái bảng kích JKFF sau: x= don’t care (không quan tâm) J 0 1 K 1 Q (next) Q Q’ TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI KHOA ĐIỆN TỬ - VIỄN THÔNG Đề số: Ký duyệt Tổng số trang: Trưởng nhóm Môn học: Q Q(next) 0 1 1 K x x ĐỀ THI MÔN: ĐIỆN TỬ SỐ Lần thi: Ngày thi: 15/6/2009 Thời gian làm bài: 90 phút (Không sử dụng tài liệu Nộp đề thi với làm) Trưởng Bộ môn: Câu (2 điểm) a Thiết kế cộng đầy đủ bit mức cổng (gate level design) b Thiết kế cộng bit từ cộng bit thiết kế câu a Câu (2 điểm) c Rút gọn mạch sau sử dụng bìa Karnaugh: J x x A B C D d Thực mạch rút gọn câu a sử dụng cổng NAND đầu vào Câu (3 điểm) Cho mạch sau: x1 J1 Q1 J2 Q2 x2 K1 Q1 K2 Q2 Z c Phân tích mạch xác định sơ đồ chuyến trạng thái FSM d Mô tả cấu trúc mạch VHDL (giả thiết phần tử mạch khai báo Entity file khác) Câu (3 điểm) Thiết kế FSMD thực thuật toán tính n! sau: product=1 input n while (n > 1) { product=product * n n = n-1 } output product Chú ý: n product số bit Controller phải thiết kế sử dụng flip-flop D Cho biết bảng trạng thái bảng kích JKFF sau: J 0 1 K 1 Q (next) Q Q’ Q Q(next) 0 1 1 J x x K x x [...]... chuyến trạng thái FSM d Mô tả cấu trúc mạch trên bằng VHDL (giả thi t các phần tử trong mạch đã được khai báo Entity ở các file khác) Câu 4 (3 điểm) Thi t kế FSMD thực hiện thuật toán tính n! sau: product=1 input n while (n > 1) { product=product * n n = n-1 } output product Chú ý: 1 n và product là các số 8 bit 2 Controller phải được thi t kế sử dụng flip-flop D Cho biết bảng trạng thái và bảng kích