Tìm hiểu mạch điện số, cách triển khai mạch, và mô phỏng mạch số trên phần mềm, và kitDE2
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI CỘNG HOÀ XÃ HỘI CHỦ NGHĨA VIỆT NAM VIỆN ĐIỆN TỬ - VIỄN THÔNG Độc lập - Tự - Hạnh phúc Hà Nội, ngày 15, tháng 8, năm 2012 BÁO CÁO THỰC TẬP KỸ THUẬT THAM GIA NHÓM NGHIÊN CỨU HDL A – LỜI NÓI ĐẦU Hiện mạch tích hợp ngày thực nhiều chức nănghơn, chúng ngày trở nên phức tạp Các phương pháp thiết kếmạch truyền thống dùng tối thiểu hoá hàm Boolean hay dùng sơ đồ phần tử không đáp ứng yêu cầu đặt thiết kế Hơn nữacác mạch thiết kế yêu cầu phải thử nghiệm kỹ lưỡng trước đưavào chế tạo hàng loạt Mặt khác cần phải xây dựng tài liệu hướng dẫn vận hành hệthống hoàn chỉnh dễ hiểu thống Chúng ta làm việc với sốchương trình phần mềm hỗ trợ cho việc thực mô tả mạch hay hiểu đượccách thiết kế mạch Ví dụ: Proteus, HDL,VHDL, Verilog…Trong phần sử dụng hai ngôn ngữ phần cứng chuẩn công nghiệp VHDL vàVerilog Cả hai ngôn ngữ sử dụng rộng rãi IEEchấp nhận Trong đợt thực tập Lab EDABK lần này, chúng em tìm hiểu mạch điện số, cách triển khai mạch, mô mạch số phần mềm, kit DE2 Hy vọng với chăm thân với hướng dẫn tận tình thầy cô Lab với anh khóa trước, giúp em tích lũy nhiều kiến thức chuyên môn để bắt kịp với giới công nghiệp đại Hà Nội, ngày 12 tháng năm 2012 Sinh viên B- NỘI DUNG Chương 1: Giới thiệu chung phòng Lab EDABK EDA-BK thành lập ngày 28/4/2011, nhóm nghiên cứu thuộc Viện Điện tử- Viễn thông, trường Đại học Bách Khoa Hà Nội với định hướng phát triển công nghệ số phần cứng lẫn phần mềm EDABK có giảng viên trẻ có trình độ cao sinh viên xuất sắc, học viên cao học nghiên cứu sinh có nhiều đam mê nghiên cứu khoa học chuyên ngành Điện tử - Viễn thông I - Nhân Phòng lab có khoảng 50 thành viên thức hoạt động hướng dẫn thầy cô giảng viên trường Đại học Bách Khoa Hà Nội: TS Nguyễn Đức Minh Thiết kế kiểm tra tự động hệ thống số hệ nhúng TS Nguyễn Đức Minh tốt nghiệp tiến sĩ Đại học Kaiserslautern, CHLB Đức vào 2/2009 Hiện nay, TS Minh nghiên cứu giảng dạy Viện Điện tử – Viễn thông, trường Đại học Bách Khoa Hà Nội TS Minh nghiên cứu viên tham gia dự án nghiên cứu công nghiệp với công ty Onespin Solutions, Acatel-Lucent, Infineon Technologies TS Minh quan tâm nghiên cứu thiết kế vi mạch số, đặc biệt vi mạch xử lý băng gốc thông tin di động như: WCDMA, OFDM, UWB, MIMO, v.v Ngoài TS.Minh tập trung vào thuật toán mô hình hóa kiểm chứng toán học hệ thống chip hệ thống nhúng TS Đặng Quang Hiếu Phát triển thuật toán xử lý tín hiệu thông tin Tốt nghiệp PhD từ trường TU Delft (Hà Lan) vào 2/2008 Hướng chuyên môn xử lý tín hiệu thông tin vô tuyến Chuyên gia công nghệ truyền tin như: WCDMA, OFDM, UWB, MIMO, v.v Thiết kế mô hệ thống thông tin vô tuyến hệ công cụ Matlab / Simulink Ngoài ra, TS Hiếu nghiên cứu kỹ thuật giấu tin thông tin quảng bá, cognitive radio, cooperative communications, thuật toán triển khai mã kênh (LDPC) với tốc độ cao, tổn hao lương, hệ thống thông tin phục vụ y tế (body area wireless sensor networks) đặc biệt kỹ thuật thông tin ứng dụng điện thoại di động (NFC, Bluetooth LE, v.v.) ThS Trần Mạnh Hoàng Quản lý nhân sự, đối tác học bổng TS Hoàng Phương Chi Quản lý dự án II – Các lĩnh vực hoạt động EDABK Nghiên cứu Mục tiêu nghiên cứu EDA-BK phát triển xử lý băng sở (baseband processor) cho thông tin vô tuyến / di động hệ Các nội dung nghiên cứu bao gồm: • Phát triển thuật toán xử lý tín hiệu cho hệ thông tin vô tuyến hệ (UWB, OFDM, WCDMA, v.v.) ứng dụng • Phát triển thuật toán thiết kế thu phát tín hiệu số tổn hao lượng phục vụ cho mạng viễn thông hệ (WSN, RFID, cognitive radio, relay networks, v.v.) • Thiết kế phần mềm chuyên dụng cho điện thoại di động (trên Android, iOS) • Phát triển ứng dụng hỗ trợ tương tác với người sử dụng thông tin quảng bá (phát thanh, truyền hình) • Thiết kế IC hệ thống nhúng xử lý video audio dùng mạng di động hệ • Kiểm tra tự động hệ thống số, IC hệ thống nhúng • Xây dựng hệ thống tự động thu thập liệu từ xa; lưu trữ, tổng hợp phân tích liệu • Phát triển thuật toán hỗ trợ định vị với độ xác cao (GPS, localization) Đào tạo Ngoài khóa học qui theo chương trình đại học / sau đại học trường ĐH BK qui định, EDA-BK cung cấp khóa học ngắn hạn DSP, Embedded Systems, Digital Communications, v.v khóa học chuyên sâu khác theo yêu cầu doanh nghiệp Các khóa học ngắn hạn gồm có : • • Thiết kế vi mạch số sử dụng Verilog/VHDL, thực FPGA Thiết kế vi mạch số nâng cao phần mềm Synopsys Thực thuật toán xử lý tín hiệu số Matlab • Thiết kế, mô thu phát số (WCDMA, MIMO-OFDM, UWB) dùng Matlab / Simulink • Thiết kế vi mạch hệ thống thông tin số dùng DSP Builder kết hợp Matlab/Simulink thực FPGA • Thiết kế hệ thống nhúng • Lập trình nhúng điện thoại di động Android / iOS Học bổng Những sinh viên xuất sắc EDA-BK cấp học bổng với nhiều mức khác nhau, tài trợ từ nhiều nguồn khác Ngoài ra, EDABK hỗ trợ sở vật chất giúp sinh viên thực tốt đề tài Tuyển dụng • EDA-BK liên tục tuyển chọn sinh viên (bắt đầu từ năm thứ 2, hệ đại học qui), học viên cao học nghiên cứu sinh chuyên ngành Điện tử – Viễn thông, Điện, CNTT Tại EDA-BK, học viên sinh viên tham gia làm đồ án tốt nghiệp (đại học, cao học, tiến sỹ), đồ án môn học, đề tài cấp Ngoài ra, tùy theo định hướng cá nhân, người theo học trực tiếp đào tạo chuyên sâu theo nhiều lĩnh vực, tham gia khóa học ngắn hạn thực tập doanh nghiệp bên Chương 2: Nội dung thực tập I – Báo cáo công việc giao Trong thời gian thực tập vừa qua chúng em hoàn thành khối lượng công việc giao bao gồm - Hoàn thành mục 1-5 theo sơ đồ khóa học HDL - Thực hành laboratory đến ngôn ngữ verilog mô tả phần cứng, tải links: ftp://ftp.altera.com/up/pub/Altera_Material/11.0/Laboratory_Exercises/Digital_ Logic/DE2/verilog/lab1_Verilog.pdf ftp://ftp.altera.com/up/pub/Altera_Material/11.0/Laboratory_Exercises/Digital_ Logic/DE2/verilog/lab2_Verilog.pdf ftp://ftp.altera.com/up/pub/Altera_Material/11.0/Laboratory_Exercises/Digital_ Logic/DE2/verilog/lab3_Verilog.pdf ftp://ftp.altera.com/up/pub/Altera_Material/11.0/Laboratory_Exercises/Digital_ Logic/DE2/verilog/lab4_Verilog.pdf ftp://ftp.altera.com/up/pub/Altera_Material/11.0/Laboratory_Exercises/Digital_ Logic/DE2/verilog/lab5_Verilog.pdf ftp://ftp.altera.com/up/pub/Altera_Material/11.0/Laboratory_Exercises/Digital_ Logic/DE2/verilog/lab6_Verilog.pdf ftp://ftp.altera.com/up/pub/Altera_Material/11.0/Laboratory_Exercises/Digital_ Logic/DE2/verilog/lab7_Verilog.pdf ftp://ftp.altera.com/up/pub/Altera_Material/11.0/Laboratory_Exercises/Digital_ Logic/DE2/verilog/lab8_Verilog.pdf i Bài Mạch lô gic tổ hợp Ôn lại mã hóa số VD:viết module verilog cho led hiển thị số hex từ đầu vào nhị phân module hex4to7( input [3:0] bi, output [6:0] hex); // seg = {g,f,e,d,c,b,a}; // is on and is off // -a -// | | // f b // | | // -g -// | | // e c // | | // -d -gfe_dcba assign hex = (bi == 4'b0000)?7'b100_0000://0 (bi == 4'b0001)?7'b111_1001://1 (bi == 4'b0010)?7'b010_0100://2 (bi == 4'b0011)?7'b011_0000://3 (bi == 4'b0100)?7'b001_1001://4 (bi == 4'b0101)?7'b001_0010://5 (bi == 4'b0110)?7'b000_0010://6 (bi == 4'b0111)?7'b111_1000://7 (bi == 4'b1000)?7'b000_0000://8 (bi == 4'b1001)?7'b001_0000://9 (bi == 4'b1010)?7'b000_1000://A (bi == 4'b1011)?7'b000_0011://b (bi == 4'b1100)?7'b100_0110://C (bi == 4'b1101)?7'b010_0001://d (bi == 4'b1110)?7'b000_0110:7'b000_1110;//E,F ii endmodule Đại số Bool iii Triển khai hàm Bool iv Tối ưu hàm Bool bìa Karnaugh K-map cung cấp cách thực tối thiểu hóa dạng tổng các tích hay tích các tổng dưới dạng đồ họa Các minterm có thể được kết hợp với chúng khác nhất một biến f(x,y,z)=xyz+xyz’=xy(z+z’)=xy(1)=xy K-map mô tả việc kết hợp này bằng hình K-map thay thế cho bảng chân lý biểu diễn một biểu thức K-map chứa các cell tương ứng với hàng của bảng chân lý Mỗi cell tương ứng với một minterm Ví dụ: &i c JLi W Uӏ cho biӃn thӭ nhҩt &i c JLi W Uӏ cho biӃn thӭ nhҩt Các minterm gần được khoanh vuông chúng chỉ khác nhất một biến Các minterm được khoanh có giá trị “1” và là lân cận của bảng Khoanh giá trị tương ứng loại bỏ được một biến ở biểu thức v Một số hàm Bool mạch đơn giản vi Hoạt động mạch logic vii Ngôn ngữ verilog i Bài Mạch FSM FSMD Các phần tử nhớ 10 module debounce_explicit( input wire clk,reset, input wire sw, output reg db_level,db_tick ); // symbolic declaration localparam [1:0] zero = 2'b00, wait0 = 2'b01, one = 2'b10, wait1 = 2'b11; // number of counter bit localparam N = 21; // actual N = 21; // signal declaraion reg [1:0] state_reg,state_next; reg [N-1:0] q_reg; wire [N-1:0] q_next; wire q_zero; reg q_load,q_dec; // body // fsm_state and data_register always @(posedge clk,posedge reset) if(reset) begin state_reg [...]... 3 Mạch thực hiện phép toán số học và logic Mạch cộng 20 + Half adder +Full adder +Carry ripple adder 21 +Carry look-ahead adder +Mạch trừ: ii Mạch so sánh iii Khối ALU 22 4 i Bài 4 Bộ đếm và thanh ghi dịch Mạch đếm 23 ii Mạch ghi dịch 24 5 i Bài 5 Tệp thanh ghi và bộ nhớ RAM +DRAM +SRAM +VERILOG: 25 ii ROM 6 Tổng kết - Thực hiện mạch truyền nhận UART (Do thời gian thực tập có hạn, nên em mới chỉ tìm. .. giao………………………… …… 5 1 Bài 1 Mạch lô gic tổ hợp …………………………………6 i Ôn lại mã hóa số …………………………………….6 ii Đại số Bool…………………………………………….8 iii Triển khai hàm Bool………………………………… 8 iv Tối ưu hàm Bool bằng Karnaugh………………………8 v Một số hàm Bool và mạch đơn giản………………….10 vi Hoạt động của mạch logic……………………………10 vii Ngôn Ngữ verilog…………………………………….10 2 Bài 2 Mạch tuần tự FSM và FSMD…………………….11 i Các phần tử nhớ cơ bản………………………………11... FSM…………………………13 iii Ngôn ngữ Verilog mô tả mạch dãy………………… 14 iv Khái niệm FSMD, ASMD……………………………16 3 Bài 3 Mạch thực hiện phép toán số học và logic…… 21 i Mạch cộng………………………………………… 21 ii Mạch so sánh……………………………………… 23 iii Khối ALU……………………………………………23 4 Bài 4 Bộ đếm và thanh ghi dịch……………………….24 i Mạch đếm…………………………………………… 24 31 Mạch ghi dịch…………………………………………25 5 Bài 5 Tệp thanh ghi và bộ nhớ………………………….26 i RAM………………………………………………….26... trường Đây là một trở ngại rất lớn trong sự phát triển của phòng lab Do số thành viên của phòng khá đông và diện tích phòng tương đối nhỏ nên ảnh hưởng không nhỏ đến công tác quản lí và các hoạt động của phòng lab Tuy vậy, số lượng thành viên đông cũng chính là một thế mạnh của EDABK III- Đề xuất Trong sự phát triển không ngừng về hoạt động nghiên cứu và nhân sự, theo tôi trong tương lai EDABK nên mở... Ưu điểm EDABK có các thầy cô có chuyên môn cao và các các sinh viên xuất sắc và trang thiết bị đầy đủ tạo điều kiện thuận lợi cho sự phát triển của phòng lab Đồng thời, đây cũng là nơi nuôi dưỡng các tài năng trẻ trong lĩnh vực điện tử- viển thông giúp ích cho công cuộc hiện đại hóa của đất nước II- Nhược điểm 29 Mỗi năm lab lại thu nhận thêm các thành viên mới vào học tập nghiên cứu nhưng bên cạnh... lab C- KẾT LUẬN VÀ TÀI LIỆU THAM KHẢO Nhờ sự giúp đỡ của các thầy cô và các bạn trong phòng lab EDABK em đã học hỏi được rất nhiều kiến thức về phòng lab EDABK và hoàn thành khóa học HDL trong đợt thực tập vừa rồi Em xin chân thành cảm ơn! Tài liệu tham khảo: 1 Digital Design and Computer Architecture 2 FPGA Prototyping By Verilog Examples 3 Principles of Digital Design 4 Slide điện tử số thầy Thắng... Mạch ghi dịch 24 5 i Bài 5 Tệp thanh ghi và bộ nhớ RAM +DRAM +SRAM +VERILOG: 25 ii ROM 6 Tổng kết - Thực hiện mạch truyền nhận UART (Do thời gian thực tập có hạn, nên em mới chỉ tìm hiểu tài liệu về mạch thu phát UART và chưa hoàn thành được) i Signal +start bit: 1 bit 0 +data bit: 6,7 or 8 bit +parity bit +stop bit: 1 bit 1 26 Figure 8.1 show a signal of UART signal without parity bit ii UART receiving... và slave Master thay đổi trạng thái trong khi Clk=1 Slave thay đổi trạng thái khi Clk=0 sơ đồ thời gian: + Register: 12 ii Máy trạng thái hữu hạn FSM Bao gồm hai loại máy Moore và Mealy: iii Ngôn ngữ Verilog mô tả mạch dãy 13 +Register: +Case statement: +If statement: 14 +Phép gán: iv Khái niệm về FSMD,ASMD: 15 Example: implemented debounce-circuit 16 +State: bao gồm zero,wait1,one,wait0; trạng... ROM………………………………………………….27 6 Tổng kết - Thực hiện mạch truyền nhận UART……… 27 i Signal…………………………………………………27 ii UART receiving subsystem………………………….28 iii UART transmitting subsystem………………………29 Chương 3: Nhận xét và đề xuất…………………………… …………30 I Ưu điểm………………………………………………… … 30 II Nhược điểm…………………………………………….…….30 III Đề xuất………………………………………………………31 C- KẾT LUẬN VÀ TÀI LIỆU THAM KHẢO…………….………….31 Mục lục ………………………………………………………………