FPGA được thiết kế đầu tiên bởi Ross Freeman, người sáng lập công ty Xilinx vào năm 1984, kiến trúc mới của FPGA cho phép tích hợp số lượng tương đối lớn các phần tử bán dẫn vào 1 vi mạch so
ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp MỤC LỤC BẢNG KÝ HIỆU VIẾT TẮT Ký Hiệu Diễn Giải ASIC CPLD DSP !" F I R !# FG $ H%D L IC &&& && & '(# '( # & LED ( L)U( P A L PLA Nguyễn Anh Cường * ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp & & " RA M "+ ROM ",-, RS,-, S o c " " SPLD . U S B /$ V$ H%D L /$ VHIC Nguyễn Anh Cường , ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp LỜI MỞ ĐẦU 012345617 819 : ; < => ? : @ 2 < 9A : 2BC ; ; DEF : DGF < 18ECH ; IJ < A : K LMN(A29A : < A K ; J ; DOPQ?RDL D=34NCS7EFTEUDI)9ODL)RHD=DC? AQDMVN/J ; I : 2!#DWDF ; E9 : K < I < 9EF ; ; A : A : K < E < : E : A < N(5DXCY>)> Z!#R>V1C?S1EU)[T6\Q ]C5N012\BDXG2!#DE^?_V 1CDOP)8E^5CU1`C6816\ TN0V?_T>L!#aXW2bcC68 1)92d_28O2]>)>efASIC prototypingg2C6 8D])=T2I5BSR2BS>M2BW72 9YQ?C5NNNhi62U)RHCBY2E\ 3_M= DGS>)>LY[1\N 5Y5>T1!#DWS2>Dj7!#1 EUA?LYN(1)CB12Y1X?_ _=L!#3456 8DM1kThực hiện bộ lọc FIR thích nghi dùng thuật toán LMSlNh]1DE^T6SO56_AkCác hệtích hợp thông minh ( SIS LAB)lTXE\hS796mh$n#$0N &I1RFCQ9CDi61#N((Qn/ 1(N0opA$`DWBYEUe1qDrD=11R BH1XC8DsN \1)>?MSA9Y1)9=C)P M2 YBaBDE^C4)>DMMLCQ91CSN &I1RFt $10X201,u(C-0H,vvw 0oE\ Nguyễn Anh Cường - ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp EF* (x0#n0/y!#/z0#{00#|/$ *N*N(x0#n0/y!# 1.1.1. Lịch sử ra đời của FPGA !#DE^>)>DQA}" !2E\ CB9~1 H*•w€2)>qUL!#Z5^ 8E^EFD8UCQ 3Ce1*S U)>qEUDM1N!#M)RH? U•*vvNvvvD>11‚G2)[?•*vNvvvD> *vvNvvvGƒ 81D8U2OaFV[DS1Y D>*vNvvvN DE^aq• 8E^aDjC)8fSimple programable logic device)BV[2NE\1XR0„+" BYDE^M)5EUCDj1?X 8E^S>CQ3U DbXfclocked registergNaq1S>)RHT6V1? S19E\6 a16LS_X1aq_=L SF11AQ1CN p>qL!#1)>qRC)82…)81PF] >D CUX)82ED=1q!#M=?]F CQ31C8D)RHBYLCQ3168 S)>82D=DSDE^_D51Y)>qL!#?SF] UN XD=)C6VU1V!#6DSDE^5^ ]X 87DWDE^8EM2…^"2"+28DX2CX I2X`V?_3456 8N 01)RHaqSS}?1_2X 8!#6DSO …^aqS}?_X2?1)RHaqSXXBA† )eDRRSDXYE\CXB)C Nguyễn Anh Cường € ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp 1.1.2. Khái niệm cơ bản và cấu trúc của FPGA !#fField-programmable gate arrayg1S`aqRQ3 1E\`M=BYDE^NVfield }DI8[D>)RHC BYkA1l‡_D5?_LE\ 3_2)9_X 1I] Ra?SL1CCeNp>qG]!# DE^9REY*c Hình 1:p>qGL!# Nguyễn Anh Cường ˆ ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp /S!#DE^a1•CXBc • Các khối logic cơ bản lập trình được (logic block) Q35L!#1C)8flogic blockgNp8DE^a 1•(1XQ3UDbXmN(fLook up tableg1)8 M=T6a)Y11•€DQ12)>RL11` 1_D5131)8T>9Q3U mN p8DE^9REY,c Hình 2:p8BYDE^L!# (16EUeLCO!#L~O 3_)C6 &2*b€)8S12 8E^C DG•1 YD>1_Y`S!#N • Hệ thống mạch liên kết lập trình được SA)>!#DE^a1•CDE\)>8EF 1D?2`•S!#1CDE\)>8DE^1 CM)C25_~€vvvL~M-S)>8c‰21 1a1NCDE\)>8DE^8U9C)8=S BYDE^fprogramable switchg2X)8=S?X 8 E^q=BYDE^2DRRCSA)>?S)C N • Khối vào/ra (IO Pads) p81„]51‡X1•S!#NqM=DE^)> 8UC>jA1E&2.2",-,2"NNNN‡_D5 3_ • Các phần tử tích hợp sẵn 01C)82`CS!#)C1MCQ35 ^A)C25_D=>)>V?_2O/€2 ˆL~M?I34%2V?_345 Nguyễn Anh Cường Š ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp 6 8!#DE^5^C1XI2X8DX2 T61‹.Œ25_O/L~?•1_D>1 H U2.2*wmN 1.1.3. Các ứng dụng của FPGA •_L!#bc3456 82C681)92d_2 8O2]>)>efASIC prototypingg2C68D])=T 2I5BSR2BS>M2BW729YQ? C5NNN 5DXCY>)>Z!#R>U V1C?S1EU)[T6\Q]C521 \BDXGU!#DE^?_V1CDOP)8E^ 5CU1`C6816\TN *N,N(x0#n0/y0#{00#|/$ (>)>BY!#DE^T6L>ŽC9V9R Q?$E/$2/NNNCW Ra!#UE~2 E\aCMQ]1>j_^CY>)>2dM X 8CW?aCMQ])=1E 2NNN CMQ]1M)RHT6aRCEUL1XY> )>•UDQ11W>)>A$fO71W"(gN (1BH12M 3_9V9RQ?/$2DM [BY=]9V/$N 1.2.1. Giới thiệu về ngôn ngữ mô tả phần cứng VHDL /$19V9RQ?CS5^8DXa21X S9V9RQ?DE^C=`EFY/$f/ $gLX8O•N_AL6C= /$1MDE^X9V9PQ?A•18a Z36C68 8FdEZo1DEC6 8DM1?_T>N09V/$DE^9 2 .1( ‰DQA?C=1CuH*•w-NA RDQADE^981Cwm*•wˆNDM/$DE^D]aD=G? Nguyễn Anh Cường u ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp &&& Z 1 X A • N 0H *•wu DW DE A• ] /$fA•&&&m*vuŠm*•wugN /$DE^C=D=R>C)M)H6C=2DG 1B16C68 8N0EDW>2X68 8Ma]16 9RNh=M=B1RY 3VX68QY=)•Er1 6DMN/UX9V9PQ?86ZC169R} Ao1FYX16DMM=DE^TD=9PSDXL6 8N0E>M=Z1XCQ3L68SDXX 9Y8aN /$DE^C=EX9VDXB)9‰Ua)‡X EFC>)>2XX9R96Q?1N0E\>)>M= TT7962EFC>)>)[ 3_X9V aN/1)D CUC9V9PQ?)CDW)=} Aa/$MX 8ED=F‘C9V)Cc mThứ nhất159Xc/$DE^C=EU TR^L5 L•161XA•L&&&N/$DE^ T…^L ]1 Ra>jdE]1a9_>)>9 P68N mThứ hai1)RH…^]961EFC>)>N/$ Z>)>Ž]EFC25_EFC>)>•A82 •EUAT1CE6 ’MN/$d…^]S 9_ITSE 3_96DbX)9DbX2 3 _BBYDE^ 3_ReAN mThứ ba15DXBU96c/$11DXBU96 >SQ?NX9R68`/$>)>}?GM= DE^=1CRG^S)C‡X96> SQ?UD\MM=DE^C_C68DW> )>N mThứ tư1)RH9R}Xc/$Z9RSDXLQ ?•?68 8D>?GN/$M)RH9RSDX L68A]?E[ 3_XqCi“8a 7?N0E>M=9PXR>)>bRC6 DE^9R>N Nguyễn Anh Cường w ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp mThứ năm1)RHDG)>Rc/Y/$1XA•DE^a B2AX9Y/$M=SA7X9RDC?DE^A •/$NC)>R9R68M=DE^DGVC1> )> 3_9_>)>)CE`IA•/$N dEXM>)>M=DG9R?LC68 X68UfDMC6DMDE^>)>DXBgN mThứ sáu1)RH…^>)>?U1)RH 3_SC>)>c /$DE^C=EX9VBYB2YBMM= DE^ 3_D=>)>X68UU TLXM] E\N.A9V/$M]5H…^6R423 61 †>)>N/1MdZ`SCQDWM ’N 1.2.2. Cấu trúc một mô hình hệ thống mô tả bằng ngôn ngữ VHDL _D5LQ1 “ŽU6 F]aq)FRL /$)9RX9Y>)>TN (9E\X9Y/$bQcT=2)>q1C aYNh9)3_CMf) g19Y)=SDXL6 8f gN + Thực thể (entity)cpCT=/$1QDj”C[ A51LXQ3X68N(TaL6)CT= 51)C6L68UA1N(M=MaRC9 D=)>8S1S)CS>)>CIDQ1___D5 36N(ASDXB TLS)9Ž}Q)C1 + Kiến trúc (Architecture): Q?,9Y/$1)C)> qN…X)CT=D]RD)•U5aX)>qEF?N /$ZSFX)>qXT=NQ)C)>qM =bC)C]C56A2CQ3A682 C11L_9RSDXL68N(AL)>q1WDE^Di ‡E\ 3_NMC9R)>qLXQ3fi68g DM19YSDXf.g9R9YaqfgN( AX68M=bR9R9YSDX19R9 YaqN + Mô tả kiến trúc theo mô hình hoạt động: 9YSDX9RCS DXL68f68DC?UC561E>11DE)>R Nguyễn Anh Cường • ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp YDQgEUSCaq9VBYBNaqDMM=1 "+&2–(2!2&2!+"m++— + Mô tả kiến trúc theo mô hình cấu trúc: 9YaqLXQ3 fi68gM=b]aaq‰DQ•XGDFR D>IT9RX6816N(TaL69R9 Yaq19RCQ3A681 T)>8LCQ3 DMN0EU5_9R9YaqXm"bG00M =9RG00DE^Dj”EFTE5_UG0+(2 DM9R FDbM8CQ300S1F" + Cấu trúc Process: 1)8FRL69RSDXN DE^ZD>E1X…C1DXDF 8CYjN aqGCc + Môi trường kiểm tra (testbench): XC6_a71 )=R9R>)>Np=X9Y/$DE^T6ŽC CSDXLM)9P1CCjDE^M=D CUAQ>)>N 9E\)=M==EXS)=RN9E\)= CCDXAR>)>1Z Ci C)>RS DXLR9R>)>N(9E\YCR9RD]aEFY 3N0EdM=TITEFY3f gNS3Ta 1 T)>^LG^]1QN0Mb1Qc9Y/$DW )=2bV61X CN$SDXL9Y/$DE^)5 5}CbV61)=5DqD‰9X CN EF, Nguyễn Anh Cường *v [tên nhãn]: process [(danh sách các yếu tố kích thích hoạt động)] [khai báo các biến] begin [các câu lệnh] end process; [...]... TRUYỀN THỐNG Lưu đồ tiến hành thực hiện bộ lọc FIR truyền thống như hình 15: Dao động ký Máy phát ADC FPGA DAC Hình 15: Lưu đồ thực hiện bộ lọc FIR truyền thống Sau khi qua biến đổi ADC, dữ liệu được biểu diễn dưới dạng số bù hai sẽ được đưa vào FPGA để xử lý FPGA có nhiệm vụ thực hiện thuật toán lọc theo yêu cầu của người lập trình Sơ đồ thực hiện thuật toán đối với bộ lọc FIR được trình bày như trong... tốt nghi p 3.2 CẤU TRÚC CỦA MẠCH LỌC THÍCH NGHI Cấu trúc thường được sử dụng trong mạch lọc thích nghi được mô tả như hình 10: x[n] z-1 x wo[n]] x[n-N+1] x[n-1] z-1 z-1 wN-1[n] w1[n] x x + x y[n] e[n] Thuật toán thích nghi + + d[n] Hình 10: Cấu trúc của mạch lọc FIR thích nghi Trong đó: x[n] : Vector tín hiệu đầu vào của mạch lọc x[n] = [xn xn-1 xn-2… xn-N+1]T w: Là vector trọng số của bộ lọc thích nghi. ..ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghi p BỘ LỌC FIR 2.1 BỘ LỌC FIR TRUYỀN THỐNG Bộ lọc FIR là bộ lọc có đáp ứng xung chiều dài hữu hạn, tức là đáp ứng xung chỉ khác không trong một khoảng có chiều dài hữu hạn N (từ 0 đến N-1) Bộ lọc FIR với bậc của bộ lọc là N được biểu diễn như hình 3: Hình 3: Cấu trúc của bộ lọc FIR truyền thống Trong đó: x[n]: là tín hiệu lối vào của mạch... toán mới nhờ tính chất đơn giản và bền vững của thuật toán này Nó là thuật toán lọc thích nghi tuyến tính bao gồm hai quá trình: quá trình lọc và thích nghi Trong quá trình lọc, thuật toán này sử dụng mạch lọc ngang tuyến tính có lối vào x(n) và lối ra y(n) Quá trình thích nghi được thực hiện nhờ sự điều khiển tự động các táp trọng số của các hệ số của mạch lọc sao cho nó tương đồng với tín hiệu sai số... thì thuật toán này hội tụ đến nghi m của phương trình Wiener-Hopf Nói cách khác, thuật toán LMS là một sơ đồ thực tế để thực hiện các mạch lọc Wiener-Hopf, nhưng không giải một cách tường minh phương trình Wiener-Hopf Nó là một thuật toán tuần tự được sử dụng để thích nghi táp trọng số của mạch lọc nhờ sự quan sát liên tục tín hiệu lối vào x[n] và tín hiệu lối ra mong muốn d[n] Như vậy, thuật toán LMS. .. trình Wiener-Hopf, nghĩa là nghi m tối ưu ở (3.22) 20 Nguyễn Anh Cường ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghi p 3.4 CÁC THUẬT TOÁN THÍCH NGHI VÀ ỨNG DỤNG Trong phần này, chúng ta nghi n cứu chủ yếu thuật toán toàn phương trung bình tối thiểu LMS Thuật toán này được áp dụng rộng rãi trong xử lý số thích nghi và thống kê do tính chất bền vững và đơn giản của nó Nhờ thuật toán này mà dãy sai số hội... đồng với tín hiệu sai số là hiệu của tín hiệu lối ra với tín hiệu mong muốn d(n) Sơ đồ của thuật toán như trong hình x[n] z-1 x wo[n]] x[n-1] z-1 z-1 wN-1[n] w1[n] x x + x y[n] Thuật toán LMS e[n] + + d[n] Hình 12: Mạch lọc FIR thích nghi dùng thuật toán LMS Giả sử mạch lọc ngang có N- táp trọng số và là dãy số thực, khi đó tín hiệu lối ra được viết: N− 1 y[n] = ∑w k[n] x[n-k] (4.20) k= 0 Trong đó táp... 3.4.2 Thuật toán toàn phương trung bình tối thiểu (LMS) 24 Nguyễn Anh Cường ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghi p Thuật toán toàn phương trung bình tối thiểu LMS (Least – Mean –Square) là thuật toán được áp dụng rộng rãi trong xử lý số tín hiệu thích nghi Nó thuộc họ các thuật toán gradient thống kê lần đầu tiên được Windrow-Hoff áp dụng năm 1960 và sau đó phát triển thành nhiều thuật toán. .. nhiên, có sự thay đổi vị trí của các thanh ghi chốt, trước bộ nhân và bộ cộng ta chèn thêm một thanh ghi chốt vào để chia nhỏ đường truyền tín hiệu Do đó, làm cho tần số hoạt động của mạch tăng lên 14 Nguyễn Anh Cường ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghi p Chương 3 BỘ LỌC FIR THÍCH NGHI DÙNG THUẬT TOÁN LMS 3.1 ĐẶT VẤN ĐỀ Thuật ngữ lọc dùng để chỉ tất cả các hệ thống có khả năng khôi phục lại... x[n] của bộ lọc chính là các giá trị sau khi qua biến đổi ADC, các hệ số h[n] là các hằng số đã được cho trước(được tính toán bằng Matlab) và y[n] là kết quả sau khi đã qua bộ lọc FIR Các kết quả này cũng được biểu diễn dưới dạng số bù hai và được đưa qua bộ biến đổi DAC để hiện lên trên dao động ký Trong bài luận văn này, em thiết kế bộ lọc FIR thông thấp, với bậc bộ lọc là 50, tần số mà bộ lọc bắt . Khoỏ lun tt nghip EF- B LC FIR THCH NGHI DNG THUT TON LMS -N* N hÊ(/Ô0hy (BV7 `D= [aRC68M)RH)9_SSL C1 QQ 8L5 68 1D= S568PWCAQ 8N/ UX7!"Y1}A2Y6 8LX79)9DGN DM2>M. 5} C b V61)=5Dq D 9X C N EF, Nguy n Anh C ng *v [t n nh n] : process [(danh s ch c c yếu t k ch th ch ho t đ ng) ] [khai b o c c bi n] begin