Khối thí nghiệm DE 202n các cổng logic

Khối thí nghiệm DE 202n các cổng logic

TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN &TRUYỀN THÔNG 1 KHOA CÔNG NGHỆ ĐIỆN TỬ & TRUYỀN THÔNG BÁO CÁO THỰC TẬP KỸ THUẬT ĐIỆN TỬ VÀ SỐ 1 Đề tài: KHỐI THÍ NGHIỆM DE-202N CÁC CỔNG LOGIC Giáo Viên Hướng Dẫn: Nguyễn Thùy Dung Thái Nguyên Ngày 14 Tháng 10 Năm 2014 MỤC LỤC MỤC LỤC………………………………………………………………………2 A . MỤC CHUNG…………………………………………….3 2 ĐÍCH B. CÁC BƯỚC THUYẾT…………………….3 CHUẨN BỊ VỀ LÝ I . Lý thuyết yêu cầu trước khi thí nghiệm………………………. ….3 II . Các linh kiện thực hiện trong bài…….. … ………………….. …..3 III . THIẾT BỊ SỬ DỤNG…………………………………………… 5 IV . CẤP NGUỒN VÀ DÂY NỐI……………………………….…..5 . C. CÁC BÀI THỰC TẬP…………………………………………….5 MODULE 1: CỔNG TTL VỚI LỐI RA 3 TRẠNG THÁI……………..……… 5 MODULE 2: CỔNG CMOS………………………………………………... …..6 MODULE 3: ĐẶC CMOS……………………..8 TRƯNG CỦA CỔNG LOGIC MODULE 4: ĐẶC TRƯNG TRỄ CỦA CỔNG LOGIC………………. ………12 3 A. MỤC ĐÍCH CHUNG Đo các đặc tính động và tĩnh của các cổng logic, đo các mức điện áp mà tại đó cổng logic chuyển trạng thái, xác định độ trễ của mạch. B. CÁC BƯỚC CHUẨN BỊ VỀ LÝ THUYẾT I. Lý thuyết yêu cầu trước khi thí nghiệm. Cần nắm vững lý thuyết về cổng logic 3 trạng thái, trạng thái cao, thấp và trạng thái thả nổi lối ra (lối ra có trở kháng cao). Mạch này có 2 lối vào và 1 lối ra. E=0 thì lối ra phụ thuộc vào lối vào, ngược lại thì lối ra có trở kháng cao. II . Các linh kiện thực hiện trong bài 1. IC CD4011 4 Bảng chân lý IC CD4011 2. IC 74LS125 Lối vào E L L H D L H X Lối ra L H Z Bảng chân lý IC 74LS125 5 3 . IC 74LS04 Lối vào A L H Lối ra Y H L Bảng chân lý IC 74LS04 4 . IC CD40491 III . THIẾT BỊ SỬ DỤNG 1. 2. 3. 4. Thiết bị chính cho điện tử số DTS – 21N. Đồng hồ đo. Khối thí nghiệm DE – 202N cho bài thực tập về cổng logic. Phụ tùng dây có chốt cắm 2 đầu. IV . CẤP NGUỒN VÀ DÂY NỐI 6 1. 2. 3. 4. 5. Đặt khối thí nghiệm DE – 202N lên thiết bị chính DTS – 21N. Khối DE – 202N chứa 4 mảng sơ đồ (D2-1,2,3,4) với các chốt cắm nguồn riêng. Khi sử dụng mảng nào cần nối dây cấp nguồn cho màn sơ đồ đó. Đất (GND) của các mảng sơ đồ đã được nối với trạm đất chung. Nối nguồn +5V và đất (GND) từ bộ nguồn DC POWER SUPPLY của thiết bị chính DTS – 21N với chốt +5V và đất (GND) của khối DE – 202N theo yêu cầu của thí nghiệm. Nối nguồn thế điều chỉnh 0 -> +15V (cho linh kiện CMOS) từ bộ nguồn DC ADJUST POWER SUPPLY của thiết bị DTS – 21N với chốt 0 -> +15V của khố DE – 202N. Nguồn một chiều 0 -> +15v có thể điều chỉnh theo yêu cầu bằng cách vặn biến trở chỉnh nguồn. Đất (GND) của các mảng sơ đồ đã được nối với trạm đất chung. Cấp nối dây đất với bộ nguồn DC ADJUST POWER SUPPLY của thiết bị DTS - 21N với chốt đất (GND) của khối DE – 202N. C. CÁC BÀI THỰC TẬP MODULE 1: CỔNG TTL VỚI LỐI RA 3 TRẠNG THÁI I . Nhiệm vụ: Tìm hiểu trạng thái lối ra tổng trở Z cao, sử dụng khi ngắt lối ra vi mạch logic với đường Bus dữ liệu hoặc tải ngoài. II . Các bước thực hiện. Bước 1. Nối lối ra 4C của IC1d với chốt 15 (LED 15) của bộ chỉ thị logic (LOGIC INDICTOR). Bước 2: Nối công tắc logic LS8 với công tắc DATA SWITCHES / DTS – 21N với lối vào điều khiển 4E. Bước 3: Nối công tắc logic LS16 với lối vào 4A. Bước 4: Đặt công tắc tương ứng với các giá trị theo bảng D2 – 1. Ghi kết quả vào bảng D2 – 1. Đo thế ra ở 4C cho các trường hợp tương ứng với lối vào A,E khác nhau… Bảng D2 – 1 LS8 LS16 LED 15 lối ra C 7 Thế lối ra C 0 0 0 0 1 1 0 1 0 X 1 0 1 0 Z 2,2V 2V 2,2V 2V 2,2V Nhận xét hoạt động của vi mạch khi lối 4E = 0, so sánh với cổng không đảo, từ bảng D2 – 1, so sánh thế lối ra cho các trường hợp: E = 0, A = 0 và E = 1, A = 1 E = 0, A = 0 và E = 0, A = 0 Có kết luận gì về cổng trở lối ra (Z) trong trường hợp E = 1 MODULE 2: CỔNG CMOS I . Nhiệm vụ Tìm hiểu cấu trúc và nguyên tắc hoạt động của các cổng dùng linh kiện MOS với cấu trúc đối xứng phối hợp CMOS (Complementary Symmetry MOS). II . Một số lưu ý: - Linh kiện CMOS có công suất tiêu thụ nhỏ, hoạt động với năng lượng thấp. Vì vậy trong quá trình thực nghiệm, khi cấp tín hiệu từ nguồn khác, cần lưu ý tránh làm hỏng vi mạch. Ví dụ, khi sử dụng máy phát ngoài, cần chú ý khi tăng +VDD, cần phải thay đổi +VDD trước, sau đó mới tăng biên độ xung tác động vào sơ đồ. Ngược lại, khi cần giảm VDD, phải giảm biên độ trước, sau đó giảm +VDD. - Chỉ tác động xung từ máy phát vào sơ đồ khi sơ đồ đã có nguồn +VDD. - Biên độ xung tác động cần nhỏ hơn +VDD, vào cỡ 90% VDD. - Trong thiết bị ATS – 21N, được thiết kế khi thay đổi nguồn +VDD, biên độ xung lấy từ máy phát CLOCK GENERATOR và công tắc trạng thái của thiết bị cũng tương ứng thay đổi theo. Nhờ làm cho việc thực hành trở nên thuận lợi hơn. III . Các bước thực hiện: Chỉnh nguồn thế điều chỉnh 0 -> +15V về cực đại: +VDD =+15V . Cấp nguồn 15V cho chốt VDD của mảng D2 – 2. 8 1 . Khảo sát nguyên lý hoạt động của cổng “VÀ” đảo có hai lối vào Bước 1: Nối sơ đồ như hình D2 – 2. Bước 2: Nối lối ra C của IC1d với chốt 8 của bộ chỉ thị logic – LOGICINDICATOR/ DTS – 21N. Bước 3: Dùng dây nối các lối vào A và B của cổng IC1d với chốt CMOS của công tắc DS1, DS2/DEBOUNCE SWITCHES/ DTS – 21N. Bước 4: Gạt công tắc logic từ 0 -> 1 và 1 -> 0 tương ứng với bảng D2 – 2, quan sát trạng thái tương ứng của LED chỉ thị: LED sáng – trạng thái lối ra IC1 là cao (1), LED tắt – trạng thái lối ra IC1 (0). Bước 5: Dùng đồng hồ đo gia trị thế ra chân C của vi mạch. Ghi kết quả vào bảng D2 – 2 ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng chân lý D2 – 2. Bảng D2 – 2. A/DS1 B/DS2 Lối ra C 1 1 0 0 1 0 1 0 0 1 1 1 Điện thế ở lối ra C 6,6 V 6,4V 6,4V 3,8V Bước 6: Vặn biến trỏ nguồn để chọn +VDD =+ 15V, lặp lại this nghiệm. Ghi kết quả vào bẳng D2 – 3. Bảng D2 – 3. A/DS1 B/DS2 Lối ra C 1 1 0 0 1 0 1 0 0 1 1 1 9 Điện thế ở lối ra C 0V 4,15V 4,15V 4,15V So sánh trạng thái logic của cổng CMOS ở bảng 2 – 3 với cổng NAND – TTL. Nhận xét về sự phụ thuộc điện thế các mức ra và thế nuôi +VDD. Bước 7: Để hở 1 lối vào cổng CMOS. Sử dụng dao động ký quan sát lối ra C khi thay đổi trạng thái công tắc 0 -> 1 và 1 -> 0 của lối vào còn lại. giải thích xem tại sao khi để hở 1 lối vào, trường hợp mức ra C = 0 có nhiễu. Từ đó lưu ý khi thiết kế, cần nối các chân không sử dụng của cổng CMOS với đát hoặc nối lên nguồn (tùy logic của sơ đồ). MODULE 3: ĐẶC TRƯNG CỦA CỔNG LOGIC CMOS. I . Nhiệm vụ: Tìm hiểu các đặc trưng cơ bản của cổng logic CMOS để áp dụng trong thiết kế mạch điện tử. Xác định điện áp tạo ra sự hoạt động của cổng logic, nhờ vào việc điều chỉnh biến trở P1, biến trở tạo sụt áp trên nó tạo ra điểm điện áp mà linh kiện coi là mức tích cực. II . Các bước thục hiện: Cấp nguồn 0 -> +15V cho mảng mạch D2 – 2. Đặt giá trị nguồn +VDD= +5. 1 . Mức thế ngưỡng hoạt động lối vào của cổng logic CMOS. Bước 1: Nối đầu ra C của IC1/a (mảng D2 -2 ) với chốt 8 của bộ chỉ thị logic (LOGIC INDICTORS). Bước 2: Nối lối vào A của cổng IC1d với diểm D để lấy điện thế từ biến trở P1. Đầu B nối với công tắc DS1/ chốt CMOS. Đặt DS = 1. Bước 3 Vặn từ từ biến trở P1 để xác định vị trí lối ra chuyển từ 0 - >1, tương ứng từ tắt -> sáng. Đo giá trị thế vào cổng (V0 - >1) ừng với vị trí này. Ghi kết quả vào bảng D2 – 4. Bước 4: Vặn từ từ biến trở P1 theo chiều ngược lại để xác định vị trí lối ra chuyển từ 1 -> 0 -> +15V, tương ứng đèn LED sáng -> tắt. Đo giá trị thế vào cổng (V1 -> 0) ứng với giá trị này. Ghi kết quả vào bảng D2 – 4. 10 Bước 5: Thay đổi thế +VDD từ +5V lên +10V và +15V, lặp lại thí nghiệm, ghi kết quả vào bảng D2 – 4. Bảng D2 – 4. IC1/a V0 ->1 V1 -> 0 VDD = +5V VDD = + 10V +VDD = + 15V Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng thế cho các mức logic cao (1) và thập (0) để đảm bảo sự làm việc ổn định của cổng logic. VDD = +5V:………………… VDD = +10V:……. VDD = + 15V:……… 2 . Mức thế lối ra của cổng logic CMOS: Bước 1: Cấp nguồn 0 -> +15v cho các mảng D2 – 2 . Đặt thế +VDD = +5v. Bước 2: Nối đầu ra C của IC1d với đồng hồ đo thế. Dùng dây có chốt hai đầu nối lối vào A của IC1/a với điểm D để lấy điện thế từ trở P1. Đầu B nối với công tắc DS1/ chốt CMOS. Đặt DS1 = 1. Bước 3: Vặn biến trở P1 để lối ra chuyển từ 0 -> 1, đo giá trị thế ứng với mức cao Vc_(1). Ghi kết quả vào bảng D2 – 5. Bước 4: Vặn biến trở theo chiều ngược lại để lối ra chuyển từ 1 -> 0 -> +15v. Đo giá trị thế ra ứng với mức thấp Vc_(0). Ghi kết quả vào bảng D2 – 5. Bước 5: Thay đổi thế +VDD từ +5v lên +10v và +15v, lặp lại thí nghiệm, ghi kết quả vào bảng D2 – 5. Bảng D2 – 5. IC1/a Vc_(1) VDD = +5 VDD = +10 11 VDD = +15 Vc_(0) 3 . Công suất tiêu tán tĩnh của cổng CMOS. Thí nghiệm cho phép khảo sát ảnh hưởng tần số làm viện lên công suất tiêu tán của cổng CMOS. Bước 1: Nối mảng D2 – 2 theo sơ đồ D2 – 2d. Nối dây cấp nguồn qua đồng hồ đo (~2mA). Bước 2: Đặt giá trị ban đầu +VDD = +5v. Bước 3: Nối các lối vào của IC1a, b, c xuống đất. Các công tắc DS1 và DS2 = 0. Đo dòng tiêu tán tĩnh cho IC1 ở chế độ này. Idd(T)0 = ………………………. Bước 4: Nối các lối vào IC1a, b, c lên nguồ + VDD = 1. Đo dòng tiêu tán tĩnh cho IC1 ở chế độ này. Idd(T)1 = ………………… 4 . Công suất tiêu tán động của cổng logic CMOS. Bước 1: Đặt thang đo thế lối vào của dao dộng ký ở 5V/cm. Đặt thời gian quét của dao động ký ở 1ms/ cm. Chỉnh hai tia nằm giữa khoảng phần trên và phần dưới của màn hình dao động ký. Sử dụng các nút chỉnh vị trí để dịch tia theo chiều X và Y theo chiều quan sát. Bước 2: Nối kênh 1 dao động ký với lối vào A(IC1d). Nối kênh 2 dao động ký với điểm C (IC1d) để quan sát thế ra. Bước 3: Đặt máy phát xung DTS – 21N ở chế độ phát với tần số 1 kHz. Nối lối ra CMOS của máy phát xung với lối A của IC1d. Bước 4: Đặt DS1 = 1, Đo dòng Idd(D) và ghi kết quả vào bảng D2 – 6 . Quan sát và vẽ lại dạng xung ở lối ra IC1d. 12 Bước 5: Nối lối ra C của IC1d với điểm L (nối tụ C3 = 10nF) (hình D2 – 2e). Đo dòng Idd(D) và ghi kết quả vào bảng D2 – 6 (hàng có nối C3). Quan sát lại dạng xung ở IC1d. Bước 6: Tăng tần số phát xung lên 5kHz và 10kHz. Ghi gía trị dòng tiêu tán Idd theo các tần số đo vào bảng D2 - 6 . Bước 7: Thay đổi nguồn +VDD lên +10V (biên độ xung máy phát ở lối ra CMOS có biên độ tự tăng theo). Lặp lại bước thí nghiệm trên. Ghi kết qua vaafo bảng D2 - 6. Bước 8: Thay đổi nguồn +VDD lân +15V (biên độ xung máy phát ở lối ra CMOS có biên độ tự tăng theo). Lặp lại bước thí nghiệm trên. Ghi kết qua vaafo bảng D2 - 6. Bảng D2 – 6 +VDD +5V +10V +15V KIỂU LÀM VIỆC C3 = 0 (không nối C - L) C3 = 10 (có nối C -L) C3 = 0 (không nối C - L) C3 = 10 (có nối C - L) C3 = 0 (không nối C - L) C3 = 10 (có nối C -L) 1KHz 5KHz 10KHz 5 . Đặc trưng truyền của cổng. Đặc trưng truyền biểu thị sự thay đổi lối ra theo thế lối vào – có đặc trương dốc và hẹp. Vì vậy , cần tiến hành thí nghiệm này 1 cách tỉ mỉ. Bước 1: Nối mạch trong mảng mạch D2 – 2 theo sơ đồ D2 – 2c. Bước 2: Đặt giá trị ban đầu +VDD = +3,5V. Bước 3: Sử dụng đồng hồ đo để đo thế vào cổng CMOS. Vặn biến trở P1 để đặt Vi(D) = 0. Đo thế ra tại C của IC1d. Bước 4: Thay đổi từ từ P1 để thế lối ra có giá trị lần lượt như trong bẳng D2 – 7, đo giá trj vào tương ứng. ghi kết quả vào bảng D2 – 7. 13 Bước 5: Thay đổi thế nguồn +VDD lên +5V, +10V, +15V, lặp lại thí nghiệm như trên. Bảng D2 – 7 VDD = +3.5V Vi(D) Vout(C ) 0 0.5 1.0 1.75 2.5 3.0 +3.5 VDD = +5V Vi(D) Vout(C ) 0 0.5 1.0 2.5 4.0 4.5 +5 VDD = +10V Vi(D) Vout(C ) 0 1.0 2.0 5.0 8.0 9.0 +10 VDD = +15V Vi(D) Vout(C ) 0 2 4 7.5 11 13 +15 Bước 6: Biểu diễn đồ thị đặc tuyến của vi mạch CMOS khi chế độ nuôi khác nhau, trong đó trục y biểu diễn thế ra, trục x biểu diễn thế vào. Nhận xét về chọn thê nuôi +VDD để làm tốt đặc trưng truyền cho vi mạch CMOS. MODULE 4: ĐẶC TRƯNG TRỄ CỦA CỔNG LOGIC I . Đặc trưng trễ của cổng logic TTL. Đặc trưng trễ - biểu thị sự chậm về thời gian thay đổi thế lối ra theo thế lối vào – đối với cổng TTL có đặc trưng khoảng nano giây (10^-9 sec). Vì vậy, cần tiến hành thí nghiệm này khi nối tiếp nhiều cổng tạo thời gian trễ đủ lớn, để dễ dàng đo đạc. Khi tín hiệu đưa vào tại In khi đi qua mỗi IC 74LS04 thì sẽ trễ 1 khoảng thời gain t nào đó, do t nhỏ vì vậy để thấy được sự trễ này người ta mắc nhiều IC nối tiếp nhau. 14 Bước 1: Nối nguồn +5V của DTS – 21N với chốt +5V của mảng mạch D2 – 3 . Bước 2: Đặt máy phát xung DTS – 21N ở chế độ phát với tàn số 10kHz. Nối lối ra TTL của máy phát xung với lối vào A của IC1( hình D2 3 ). Bước 3: Đặt thang đo thế lối vào của dao động ký ở 1V/CMOS. Bước 4: Đặt dao động ký ở chế độ đồng bộ ngoại với xung từ máy phát DTS – 21N . Đặt thời gian quet của dao đồng ký ở khoảng 100ns/cm. sử dụng các nút chỉnh vị trí để dịch tia theo chiều X và Y về vịt rí dễ quan sát. Nối kênh 1 dao động ký với lối vào IN/A. Nối kênh 2 dao động ký với lối vào OUT/C. Bước 5: Chỉnh mức đồng bộ dao động ký để nhận điểm khởi phát từ máy phát ngoài. Đo thời gian trễ truyền xung từ lối vào tới lối ra (qua 6 cổng) – là thời gian lệch mặt tăng của tính hiệu giữa kênh 1 và kênh 2: td(6) = …………[ns] Thời gian trễ cho 1 cổng logic TTL td(1) = …………..[ns] II . Đặc trưng trễ của cổng logic CMOS. Bước 1: Cấp nguồn 0 -> +15V cho chốt +VDD của mảng mạch D2 – 4 (hình D2 – 4 ). Đặt +VDD = +3.5V . Bước 2 : Đặt máy phát xung DTS – 21N ở chế độ phát với tần số 1kHz. Nối lối ra CMOS của máy phát xung với lối vào A của IC1. Bước 3: Đặt thang đo thế lối vào của dao động ký ở 2V/cm. Đặt dao động ký ở chế độ đồng bộ ngoại với xung từ máy phát của DTS – 21N. Đặt thời gian quét của dao động ký ở khoảng Ms/cm. Chỉnh cho cả 2 tia nằm giữa khoảng phần trên và phần dưới của màn dao động ký. Sử dujgn các nút chỉnh vị trí để tia theo chiều X và Y để dễ quan sát. Bước 4: Nối kênh 1 dao động ký với lối vào IN/A. Nối kênh 2 dao động ký với lối vào OUT/C. Chỉnh mức đồng bộ dao động ký để nhận điểm khởi phát từ máy phát ngoài. Bước 5: Đo thời gian truyền xung từ lối vào tới lối ra (qua 6 cổng) – là thời gian lệch giữa các mặt của tin hiệu kênh 1 và kênh 2, sẽ bằng: td(6) = ……………..[Ms] 15 thời gian trễ của cổng logic CMOS td (1) = td (6)/6(Ms) = ………… Ghi kết quả vào bảng D2 – 8 , cột VDD = +3.5V. Bước 6: Thay đổi thế nguồn +VDD lên +5V, +10V, +15V, lặp lại bước 5,4. Ghi kết quả giá trị đo vào bảng D2 – 8. Bảng D2 – 8 +VDD td (6) td(1)= td(6)/6 +3.5V +5V 16 +10V +15V Tài Liệu Tham Khảo [1] Giáo trình hướng dẫn thực hành kĩ thuật điện tử II. Khoa ĐTTT Đại học Công nghệ thông tin & truyền thông [2] Một số trang wep. http//www.dientuvietnam.net http//www.tailieu.vn 17 18 19 [...]... +10V và +15V, lặp lại thí nghiệm, ghi kết quả vào bảng D2 – 4 Bảng D2 – 4 IC1/a V0 ->1 V1 -> 0 VDD = +5V VDD = + 10V +VDD = + 15V Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng thế cho các mức logic cao (1) và thập (0) để đảm bảo sự làm việc ổn định của cổng logic VDD = +5V:………………… VDD = +10V:…… VDD = + 15V:……… 2 Mức thế lối ra của cổng logic CMOS: Bước 1: Cấp nguồn 0 -> +15v cho các mảng D2 – 2 Đặt... +VDD để làm tốt đặc trưng truyền cho vi mạch CMOS MODULE 4: ĐẶC TRƯNG TRỄ CỦA CỔNG LOGIC I Đặc trưng trễ của cổng logic TTL Đặc trưng trễ - biểu thị sự chậm về thời gian thay đổi thế lối ra theo thế lối vào – đối với cổng TTL có đặc trưng khoảng nano giây (10^-9 sec) Vì vậy, cần tiến hành thí nghiệm này khi nối tiếp nhiều cổng tạo thời gian trễ đủ lớn, để dễ dàng đo đạc Khi tín hiệu đưa vào tại In... và +15v, lặp lại thí nghiệm, ghi kết quả vào bảng D2 – 5 Bảng D2 – 5 IC1/a Vc_(1) VDD = +5 VDD = +10 11 VDD = +15 Vc_(0) 3 Công suất tiêu tán tĩnh của cổng CMOS Thí nghiệm cho phép khảo sát ảnh hưởng tần số làm viện lên công suất tiêu tán của cổng CMOS Bước 1: Nối mảng D2 – 2 theo sơ đồ D2 – 2d Nối dây cấp nguồn qua đồng hồ đo (~2mA) Bước 2: Đặt giá trị ban đầu +VDD = +5v Bước 3: Nối các lối vào của... 10 (có nối C -L) 1KHz 5KHz 10KHz 5 Đặc trưng truyền của cổng Đặc trưng truyền biểu thị sự thay đổi lối ra theo thế lối vào – có đặc trương dốc và hẹp Vì vậy , cần tiến hành thí nghiệm này 1 cách tỉ mỉ Bước 1: Nối mạch trong mảng mạch D2 – 2 theo sơ đồ D2 – 2c Bước 2: Đặt giá trị ban đầu +VDD = +3,5V Bước 3: Sử dụng đồng hồ đo để đo thế vào cổng CMOS Vặn biến trở P1 để đặt Vi(D) = 0 Đo thế ra tại C... 5kHz và 10kHz Ghi gía trị dòng tiêu tán Idd theo các tần số đo vào bảng D2 - 6 Bước 7: Thay đổi nguồn +VDD lên +10V (biên độ xung máy phát ở lối ra CMOS có biên độ tự tăng theo) Lặp lại bước thí nghiệm trên Ghi kết qua vaafo bảng D2 - 6 Bước 8: Thay đổi nguồn +VDD lân +15V (biên độ xung máy phát ở lối ra CMOS có biên độ tự tăng theo) Lặp lại bước thí nghiệm trên Ghi kết qua vaafo bảng D2 - 6 Bảng D2... Đặt giá trị ban đầu +VDD = +5v Bước 3: Nối các lối vào của IC1a, b, c xuống đất Các công tắc DS1 và DS2 = 0 Đo dòng tiêu tán tĩnh cho IC1 ở chế độ này Idd(T)0 = ……………………… Bước 4: Nối các lối vào IC1a, b, c lên nguồ + VDD = 1 Đo dòng tiêu tán tĩnh cho IC1 ở chế độ này Idd(T)1 = ………………… 4 Công suất tiêu tán động của cổng logic CMOS Bước 1: Đặt thang đo thế lối vào của dao dộng ký ở 5V/cm Đặt thời gian... các nút chỉnh vị trí để dịch tia theo chiều X và Y về vịt rí dễ quan sát Nối kênh 1 dao động ký với lối vào IN/A Nối kênh 2 dao động ký với lối vào OUT/C Bước 5: Chỉnh mức đồng bộ dao động ký để nhận điểm khởi phát từ máy phát ngoài Đo thời gian trễ truyền xung từ lối vào tới lối ra (qua 6 cổng) – là thời gian lệch mặt tăng của tính hiệu giữa kênh 1 và kênh 2: td(6) = …………[ns] Thời gian trễ cho 1 cổng. .. ngoài Đo thời gian trễ truyền xung từ lối vào tới lối ra (qua 6 cổng) – là thời gian lệch mặt tăng của tính hiệu giữa kênh 1 và kênh 2: td(6) = …………[ns] Thời gian trễ cho 1 cổng logic TTL td(1) = ………… [ns] II Đặc trưng trễ của cổng logic CMOS Bước 1: Cấp nguồn 0 -> +15V cho chốt +VDD của mảng mạch D2 – 4 (hình D2 – 4 ) Đặt +VDD = +3.5V Bước 2 : Đặt máy phát xung DTS – 21N ở chế độ phát với tần số 1kHz... trên và phần dưới của màn dao động ký Sử dujgn các nút chỉnh vị trí để tia theo chiều X và Y để dễ quan sát Bước 4: Nối kênh 1 dao động ký với lối vào IN/A Nối kênh 2 dao động ký với lối vào OUT/C Chỉnh mức đồng bộ dao động ký để nhận điểm khởi phát từ máy phát ngoài Bước 5: Đo thời gian truyền xung từ lối vào tới lối ra (qua 6 cổng) – là thời gian lệch giữa các mặt của tin hiệu kênh 1 và kênh 2, sẽ bằng:... Bước 4: Thay đổi từ từ P1 để thế lối ra có giá trị lần lượt như trong bẳng D2 – 7, đo giá trj vào tương ứng ghi kết quả vào bảng D2 – 7 13 Bước 5: Thay đổi thế nguồn +VDD lên +5V, +10V, +15V, lặp lại thí nghiệm như trên Bảng D2 – 7 VDD = +3.5V Vi(D) Vout(C ) 0 0.5 1.0 1.75 2.5 3.0 +3.5 VDD = +5V Vi(D) Vout(C ) 0 0.5 1.0 2.5 4.0 4.5 +5 VDD = +10V Vi(D) Vout(C ) 0 1.0 2.0 5.0 8.0 9.0 +10 VDD = +15V Vi(D) ... – 21N Đồng hồ đo Khối thí nghiệm DE – 202N cho thực tập cổng logic Phụ tùng dây có chốt cắm đầu IV CẤP NGUỒN VÀ DÂY NỐI Đặt khối thí nghiệm DE – 202N lên thiết bị DTS – 21N Khối DE – 202N chứa... MODULE 4: ĐẶC TRƯNG TRỄ CỦA CỔNG LOGIC …………… ………12 A MỤC ĐÍCH CHUNG Đo đặc tính động tĩnh cổng logic, đo mức điện áp mà cổng logic chuyển trạng thái, xác định độ trễ mạch B CÁC BƯỚC CHUẨN BỊ VỀ LÝ... CÔNG NGHỆ ĐIỆN TỬ & TRUYỀN THÔNG BÁO CÁO THỰC TẬP KỸ THUẬT ĐIỆN TỬ VÀ SỐ Đề tài: KHỐI THÍ NGHIỆM DE-202N CÁC CỔNG LOGIC Giáo Viên Hướng Dẫn: Nguyễn Thùy Dung Thái Nguyên Ngày 14 Tháng 10 Năm 2014