Đồ án Thiết kế bộ đếm không đồng bộ nối tiếp

Mạch số là mạch dùng để xử lý tín hiệu số. Tín hiệu số là tín hiệu có biên độ biến thiên không liên tục theo thời gian hay còn gọi là tín hiệu gián đoạn, nó được biểu diễn dưới dạng sóng xung với 2 mức điện thế cao và thấp mà tương ứng với hai mức điện thế này là hai mức logic của mạch số. Việc xử lý ở đay bao gồm các vấn đề: Lọc số Điều chế Giải điều chế Mã hoá Ưu điểm của mạch số so với mạch tương tự: Độ chống nhiễu cao Phân tích và thiết kế mạch số tương đối đơn giản Vì vậy, hiện nay mạch số được sử dụng khá phổ biến trong tất cả các lĩnh vực như: Đo lường số, truyền hình số, điều khiển số…

MỤC LỤC

PHẦN I

CÁC PHẦN TỬ LOGIC CƠ BẢN

1 KHÁI NIỆM VỀ MẠCH SỐ 2

2 HỌ LOGIC DƯƠNG - ÂM 2

3 CỔNG LOGIC 4

3.1 Khái niệm 4

3.2 Chức năng một số cổng logic cơ bản 4

a Cổng không đảo (BUFFER) 4

b Cổng đảo (NOT) 5

c Cổng VÀ (AND) 5

d Cổng OR (Hoặc) 6

e Cổng Hoặc – Không (NOR) 7

f Cổng XOR 8

g Cổng XNOR 9

4 FLIP-FLOP (FF) 10

4.1 Khái niệm 10

4.2 Phân loại FF theo chức năng 10

a RSFF 10

b TFF 12

c DFF 15

d JK FF 17

PHẦN II

THIẾT KẾ BỘ ĐẾM

Việc xử lý ở đay bao gồm các vấn đề:

- Phân tích và thiết kế mạch số tương đối đơn giản

Vì vậy, hiện nay mạch số được sử dụng khá phổ biến trong tất cả các lĩnh vực như:

Đo lường số, truyền hình số, điều khiển số…

2 HỌ LOGIC DƯƠNG - ÂM

Trạng thái logic của mạch số có thể biểu diễn bằng mạch điện đơn giản như trên hình 2.1

- K mở: Đèn tắt

- K đóng: Đèn sáng

Trạng thái Đóng/Mở của Khoá K hoặc trạng thái Sáng/Tắt của đèn Đ cũng được đặctrưng cho trạng thái logic của mạch số.

Nếu thay khoá K bằng khoá điện tử dùng BJT như trên hình 3.2:

- Chọn V Logiic1 Vlogic0 họ logic âm

Logic dương và logic âm là những họ logic tỏ, ngoài ra còn những họ logic mờ

3 CỔNG LOGIC

3.1 Khái niệm

Cổng logic là một trong các thành phần cơ bản để xây dựng mạch số Nó đượcthiết kế trên cơ sở các phần tử linh kiện bán dẫn như Diode, BJT, FET để hoạt độngtheo bảng trạng thái cho trước

3.2 Chức năng một số cổng logic cơ bản

a Cổng không đảo (BUFFER)

Cổng không đảo hay còn gọi là cổng đệm (BUFFER) là cổng có một đầu vào vàmột đầu ra với ký hiệu và bảng trạng thái hoạt động như hình 3.2.a :

Phương trình logic mô tả trạng thái hoạt động của cổng: y = x

Chính vì vậy người ta sử dụng cổng không đảo giữ vai trò, chức năng là cổng đệmthao 2 ý nghĩa sau:

- Dùng để phối hợp trở trở kháng

- Dùng để cách ly và nâng dòng cho tải

b Cổng đảo (NOT)

Cổng ĐẢO (còn gọi là cổng NOT) là cổng logic có 1 ngõ vào và một đầu ra, với

ký hiệu và bảng trạng thái hoạt động như hình 3.2.b.:

Phương trình logic mô tả hoạt động của cổng ĐẢO: y  x

Cổng đảo giữ chức năng như một cổng đệm, nhưng người ta gọi là đệm đảo vì tín hiệuđầu ra ngược pha với tín hiệu đầu vào

c Cổng VÀ (AND)

Cổng AND là cổng logic thực hiện chức năng của phép toán nhân logic với 2 đầu vào và một đầu ra ký hiệu như hình 3.2.c :

Phương trình logic mô tả hoạt động của cổng AND: y  x1.x2

Bảng trạng thái hoạt động của cổng AND 2 đầu vào:

Hình 3.2.b Ký hiệu và bảng trạng thái của cổng ĐẢO

Từ bảng trạng thái này ta có nhận xét: đầu ra y chỉ bằng 1 (mức logic 1) khi cả hai đầuvào đều bằng 1, đầu ra y bằng 0 (mức logic 0) khi có một đầu vào bất kỳ ( x1hoặc x2)

ở mức logic 0

Xét trường hợp tổng quát cho cổng AND có n đầu vào x1, x2…xn:

Vậy đặc điểm của cổng AND là: đầu ra y chỉ bằng 1 khi tất cả các đầu vào đều bằng 1,đầu ra y bằng 0 khi có ít nhất một đầu vào bằng 0

d Cổng OR (Hoặc)

Là cổng thực hiện chức năng của phép toán cộng logic, cổng OR có 2 đầu vào

và 1 đầu ra có ký hiệu như hình 3.2.d.:

Phương trình logic mô tả hoạt động của cổng OR : yx1 x2

Bảng trạng thái mô tả hoạt động của cổng OR :

Xét trường hợp tổng quát với cổng OR có n đầu vào

Hình 3.2.d Cổng OR 2 ngõ vào Cổng AND với n ngõ vào

Phương trình logic :

Đặc điểm của cổng OR là : tín hiệu đầu ra chỉ bằng 0 khi và chỉ khi tất cả cácđầu vào đều bằng 0, ngược lại tính iệu đầu ra bằng 1 khi chỉ cần có ít nhất một đầu vàobằng 1

e Cổng Hoặc – Không (NOR)

Là cổng thực hiện chức năng của phép toán cổng đảo logic, là cổng có 2 đầu vào

và 1 đầu ra có ký hiệu như hình 3.2.e :

Phương trình logic mô tả trạng thái hoạt động của cổng: yx1 x2

Bảng trạng thái mô tả hoạt động của cổng NOR:

Hình 3.2.e Ký hiệu cổng NOR Cổng OR với n ngõ vào

Xét trường hợp tổng quát cho cổng NOR có n đầu vào:

Vậy đặc điểm của cổng NOR là: Tín hiệu đầu ra chỉ bằng 1 khi tất cả các đầuvào đều bằng 0, tín hiệu đầu ra sẽ bằng 0 khi có ít nhất 1 đầu vào bằng 1

2

1 x x .x x x

x

Cổng XOR được dùng để so sánh 2 tín hiệu vào:

- Nếu hai tín hiệu vào là bằng nhau thì tín hiệu đầu ra bằng 0

- Nếu hai tín hiệu vào là khác nhau thì tín hiệu đầu ra bằng 1

Các tính chất của phép toán XOR:

Hình 3.2.f Cổng XOR

Cổng NOR với n ngõ vào

Đó là FF có các đầu vào và đầu ra ký hiệu như hình 4.2.a vẽ.

Trong đó: - S, R: các đầu vào dữ liệu

- Q, Q : các đầu ra

- Ck: tín hiệu xung đồng hồ

Gọi S nvà R n là trạng thái của đầu vào DATA ở xung Ck thứ n

Gọi Q n, Q n 1là trạng thái của đầu ra Q ở xung Ck thứ n và thứ n+1

Lúc đó ta có bảng trạng thái mô tả hoạt động như sau:

Hình 4.2.a Ký hiệu RSFF

Chúng ta lưu ý rằng trạng thía khi cả hai đầu vào S = R = 1 lúc đó cả hai đầu ra

có cùng mức logic, đây là trạng thái cấm của RSFF

Tiếp theo ta sẽ đi xây dựng bảng đầu vào kích gồm 2 phần, phần bên trái liệt kê

ra các yêu cầu cần chuyển đổi của FF, và phần bên phải là các điều kiện tín hiệu đầu vào kích cần đảm bảo để đạt được các sự chuyển đổi ấy Nếu các điều kiện đầu vào được đảm bảo thì FF sẽ chuyển đổi theo đúng yêu cầu Thực chất bảng đầu vào kích của FF là sự khai triển bảng trạng thái của FF Ta viết lại như sau:

Trong bảng này, tín hiệu đầu ra ở trạng thái tiếp theo Qn+1 sẽ phụ thuộc vào tínhiệu các đầu vào dữ liệu S, R và tín hiệu đầu ra ở trạng thái hiện tại Qn

Từ bảng trên ta có bảng đầu vào kích như sau:

Cũng từ bảng trạng thái khai triển ta có thể tìm được phương trình logic của RSFF bằngcách lập bảng Karnaugh như sau:

Đó là FF có đầu vào và đầu ra ký hiệu và bảng trạng thái hoạt động như hình vẽsau:

Hình 4.2.b Ký hiệu TFF và bảng trạng thái hoạt độngTrong đó:

- T: đầu vào dữ liệu

- Q, Q : các đầu ra

- Ck : tín hiệu xung đồng hồ

Gọi Tn là trạng thía của đầu vào dữ liệu T ở xung Ck thứ n

Gọi Q n, Q n 1 là trạng thái của đầu ra ở xung Ck thứ n và n+1

Lúc đó ta có bảng trạng thái hoạt động khai triển của TFF Từ bảng này ta có nhậnxét :

- Khi T = 0 : mỗi khi có xung Ck tác động đầu ra Q duy trì trạng thái cũ trước đó

- Khi T = 1 : mỗi khi có xung Ck tác động đầu ra Q đảo trạng thái

Phương trình logic của TFF:

Trên hình 3.55 minh hoạ đồ thị thời gian dạng sóng của TFF

- Tín hiệu đầu ra Q đầu tiên luôn luôn ở mức logic 0

- Tín hiệu Ck(1) điều khiển theo sườn xuống nhìn tín hiệu T dưới mức logic 1 Theo bảng trạng thái: T0 = 1 và 0 0 1 0 1

Q giữ nguyên trạng thái trước đó

- Tín hiệu Ck(3) điều khiển theo sườn xuống nhìn tín hiệu T dưới mức logic 1 Theo bảng trạng thái: T2 = 1 và 2 1 3 2 0







 Q Q Q

Trường hợp đầu vào T luôn bằng 1 (luôn luôn ở mức logic 1):

Dạng sóng đầu ra khi T = 1

Khi T = 1 thì dạng sóng đầu ra Q được cho trên hình vẽ Ta có nhận xét rằng chu kỳ củađầu ra Q bằng 2 lần chu kỳ tín hiệu xung Ck nên tần số của đầu ra là:

Vậy, khi T = 1 thì TFF giữ vai trò mạhc chia tần số xung vào Ck

Tổng quát: Ghép nối tiếp nTFF với nhau sao cho đầu ra của TFF trước nối với đầu vàocủa TFF đứng sau (Cki+1 nối với Qi) và lúc bấy giờ tất cả các đầu vào dữ liệu T ở tất cảcác TFF đều giữ mức logic 1, lúc đó tín hiệu đầu ra sẽ là:

với Qn là tín hiệu đầu ra của TFF thứ n

c DFF

Đó là FF có đầu vào và đầu ra ký hiệu như hình 4.2.c.:

Hình 4.2.c Ký hiệu DFFTrong đó: D: đầu vào dữ liệu

Q, Q là các đầu raGọi Dn là trạng thái của đầu vào dữ liệu D ở xung Ck thứ n

Gọi Q n, Q n 1 là trạng thái của đầu ra ở xung Ck thứ n và n+1

Lúc đó ta có bảng trạng thái như sau :

Bảng đầu vào kích của DFF:

Gọi Jn, Kn là trạng thía đầu vào dữ liệu của J, K ở xung Ck thứ n

Gọi Q n, Q n 1 là trạng thái của đầu ra ở xung Ck thứ n và n+1 Lúc đó ta có bảng trạngthái mô tả hoạt động của JK FF

Phương trình logic:

Từ bảng khai triển trên ta xây dựng được bảng đầu vào kích cho JK FF như sau:

Đồ thị thời gian dạng sóng của JK FF:

Đồ thị thời gian dạng sóng của JK FFNhận xét: JK FF là mạch điện có chức năng thiết lập trạng thái 0, trạng thái 1, chuyểnđổi trạng thái và duy trì trạng thái căn cứ vào các tín hiệu đầu vào J, K và xung nhịpđồng bộ Như vậy, có thể nói JK FF là một FF rất vạn năng

Trong thực tế, chúng ta có thể dùng JK FF để thực hiện chức năng của các FFkhác: JK FF thay thế cho RSFF, JKFF thực hiện chức năng của DFF, TFF, các sơ đồthực hiện được trình bày trên hình 3.59.

Dùng JKFF thực hiện chức năng của DFF, TFF, RSFFTrên cơ sở khảo sát về 4 loại FF phân chia theo chức năng, chúng ta có thể xây dựngmột bảng đầu vào kích tổng hợp cho cả 4 loại FF như sau:

KHÔNG ĐỒNG BỘ NỐI TIẾP

I KHÁI NIỆM

Mạch đếm không đồng bộ :

Là các mạch đếm mà các FF không chịu tác động đồng thời của xung CK

Khi thiết kế mạch đếm không đồng bộ ta phải quan tâm tới chiều tác động củaxung đồng hồ CK

II.THIẾT KẾ MẠCH ĐẾM KHÔNG ĐỒNG BỘ MODULO – N (N=10)

00001110000

00110011000/1

01010101010

012345678910 Quan sát bảng dưới đây ta thấy ở xung thứ 10, nếu theo cách đếm 4 tầng thì Q3 và

Q1 phải lên 1 Lợi dụng hai trạng thái này ta dùng một cổng NAND 2 đầu vào để đưatín hiệu về xóa các FF, ta được mạch đếm như hình sau:

Số xung Ck vào

Hình 2.1 Mạch đếm MOD 10 tự dừng

- mạch đếm tự dừng ở hình 2.1 : khi đếm tới một số định sẵn (số 10) mạch sẽ tự dừng, vậy ta có thể cho mạch tiếp tục chạy để đếm trở lại bằng cách đưa ngõ đó tới chân clearthay vì đưa tới chân J, K

+ Hình mạch đếm vòng mod 10 được nối như sau :

Cần để ý là ở xung đếm Ck thứ 10 khi số đếm vừa lên 10 thì các trạng thái logic ngõ ra được đưa về khống chế ngõ Cl ngay do đó có thể thấy là số 10 không kịp hiện ra đã phải chuyển về 0 Thực tế thì do thời gian trì hoãn giữa các cổng logic khoảng vài ns nên vẫn có số đếm 10 trong khoảng thời gian này, ta chỉ quan tâm tới ảnh hưởng này khi cần đòi hỏi mạch hoạt động với độ chính xác cao như trong máy vi tính chẳng hạn.Ảnh hưởng của trì hoãn được thể hiện rõ hơn qua giản đồ xung sau (hình 2.3):

Hình 2.3 Trì hoãn truyền của mạch đếm không đồng bộ mod 10

Thực tế thì cách thiết kế mạch đếm không theo hệ nhị phân lợi dụng ngõ clear như ở trên không được dùng do:

+ Các ngõ ra do được nối với tải khác nhau ảnh hưởng đến ngõ đưa về, rồi trì hoãn truyền qua các cổng logic nữa sẽ phát sinh xung nhọn, các tầng FF sẽ không được xoá đồng thời

+ Hơn nữa ngõ clear không còn được tự do để xoá mạch lúc mong muốn

Do vậy có một cách tạo mạch đếm trên là nghiên cứu sự liên hệ giữa các trạng thái ở các ngõ ra rồi thử nối chúng với các ngõ vào J, K của tầng nào đó cho tới khi thoả bảngtrạng thái Hãy xem cách nối như thế nào:

Tới số đếm thứ 10 thì mạch phải reset trở lại

- Ngõ ra Q0 không thay đổi gì dù có được xoá hay không vì nó theo xung ck

- Ngõ ra Q1 tới đó phải giữ nguyên trạng thái trong 2 chu kì của xung ck nữa do đó ngõ

J, K phải ở mức 0 trong khoảng thời gian này, ta có thể nối từ chân Q3 về J1, K1 vì lúc này Q3 đang ở mức 0 (nó cũng lên 1 sau khi bị xoá)

- Ngõ ra Q2 tới lúc xoá vẫn ở 0 nên không cần thay đổi gì tầng FF 2

- Ngõ ra Q3 khi xoá phải trở lại mức 0 ban đầu, lúc này Q1 ở cao, Q2 ở thấp đồng thời Q0 đang đi xuống, do đó có thể nối Q0 tới ngõ ck của FF 3 và nối cổng and từ Q1 và Q2

Kết quả nối mạch như sau (hình 2.4):

Mức cao

Ck

Mạch đếm kiểu Reset có khuyết điểm như:

- Có một trạng thái trung gian trước khi đạt số đếm cuối cùng

- Ngã vào Clear không được dùng cho chức năng xóa ban đầu

* KIỂU PRESET

Trong kiểu Preset các đầu vào của các FF sẽ được đặt trước thế nào để khimạch đếm đến trạng thái thứ N thì tất cả các FF tự động quay về không

Để thiết kế mạch đếm không đồng bộ kiểu Preset, thường người ta làm như sau:

- Phân tích số đếm N = 2n.N’ (N’<N) rồi kết hợp hai mạch đếm n bit và N’ Việc thiết

kế rất đơn giản khi số N' << N

- Quan sát bảng trạng thái và kết hợp với phương pháp thiết kế mạch đếm đồng bộ(MARCUS hay hàm chuyển) để xác định JK của các FF

Để thiết kế mạch đếm 10 ta phân tích 10=2x5 và ta chỉ cần thiết kế mạch đếm 5 rồi kếthợp với một FF (đếm 2)

Bảng trạng thái của mạch đếm 5

Giả sử dùng FF JK có xung CK tác động cạnh xuống

Từ bảng trạng thái ở kiểu reset, ta thấy có thể dùng tín hiệu đầu ra FF B làmxung đồng hồ cho FF C và đưa JC và KC lên mức cao:

CKC= QB ; JC=KC=1

Các FF B và D sẽ dùng xung CK của hệ thống và các đầu vào JK được xác địnhnhờ hàm chuyển:

Dùng bảng Karnaugh xác định HD và HB rồi suy ra các trị J, K của các FF

Có thể xác định J, K của các FF B và D bằng phương pháp MARCUS:

Hình 2.5 là mạch đếm 10 thiết kế theo kiểu đếm 2x5 với mạch đếm 5 có được từ kếtquả trên

Hình 2.5

IC 7490 là IC đếm 10, có cấu tạo như mạch (Hình 2.5) thêm các đầu vào Reset 0 vàReset 9 có sơ đồ mạch (Hình 2.6)

Hình 2.6Bảng sự thật cho các đầu vào Reset:

Dùng IC 7490, có thể thực hiện một trong hai cách mắc:

- Mạch đếm 2x5: Nối QA vào đầu vào B, xung đếm (CK) vào đầu vào A

- Mạch đếm 5x2: Nối QD vào đầu vào A, xung đếm (CK) vào đầu vào B

Hai cách mắc cho kết quả số đếm khác nhau nhưng cùng một chu kỳ đếm 10.Tần số tín hiệu ở đầu ra sau cùng bằng 1/10 tần số xung CK (nhưng dạng tín hiệu rakhác nhau)

Dưới đây là hai bảng trạng thái cho hai trường hợp nói trên

Hình 2.7 cho thấy dạng sóng ở các đầu ra của hai mạch cùng đếm 10 nhưng hai kiểuđếm khác nhau:

- Kiểu đếm 2x5 cho tín hiệu ra ở QD không đối xứng

- Kiểu đếm 5x2 cho tín hiệu ra ở QA đối xứng

Hình 2.7

III MẠCH ĐẾM SỬ DỤNG LINH KIỆN THỰC TẾ

3.1 Các linh kiện sử dụng

STT tên linh ki nện s l ngố lượng ượng tác d ngụng

1 IC 74LS76 2 tích h p 4 Flip-Flop JKFF xây d ng lên b đ mợng ựng lên bộ đếm ộ đếm ếm

2 IC 74LS00 1 tích h p c ng NAND 2 đ u vào, t o xung resetợng ổng NAND 2 đầu vào, tạo xung reset ầu vào, tạo xung reset ạo xung reset

3 IC 74LS47 1 gi i mã led 7 thanhải mã led 7 thanh

4 ĐIỆN TRỞ 1K ỆN TRỞ 1KI N TR 1KỞ 1K 5 t o đi n áp so sánh và dùng trong m ch gi i mãạo xung reset ện ạo xung reset ải mã led 7 thanh

5 LED 7 THANH 1 hi n th tr ng thái c a b đ mển thị trạng thái của bộ đếm ị trạng thái của bộ đếm ạo xung reset ủa bộ đếm ộ đếm ếm

6 C NG T CỐNG TẮC ẮC 1 chuy n tr ng thái b đ mển thị trạng thái của bộ đếm ạo xung reset ộ đếm ếm

3.2 Sơ đồ

Hình 2.8 Mạch đếm không đồng bộ MOD 10 tự dừng khi tới 9

IV KẾT LUẬN

Như vậy chúng ta đã hoàn thành thiết kế bộ đếm không đồng bộ nối tiếp mod

10 Ngoài ra chúng ta còn có thể thiết kế nhiều loại bộ đếm đồng bộ và không đồng khác sử dụng các cổng logic và FLIP-FLOP như bộ đếm 4, 5, 8, 16…

Ngày nay ứng dụng của bộ đếm là rất lớn chẳng hạn người ta có thể sử dụng bộ đếm để chế tạo ra các thiết bị máy móc phục vụ đời sống con người như:

Chúng em xin chân thành cảm ơn thầy giáo VŨ ĐỨC LÝ giảng viên bộ môn :”

thiết kế mạch số và tương tự ” khoa Điện tử - Thông tin VIỆN ĐẠI HỌC MỞ HÀ

NỘI đã tận tình hướng dẫn chúng em hoàn thành báo cáo này

Do thời gian và kinh nghiệm có hạn nên trong báo cáo này chúng em mới trình bày được những đặc điểm có bản nhất để có thể thiết kế được bộ đếm không đồng bộ MOD 10 , nên báo cáo này chắc chắn vẫn còn nhiều thiếu xót chúng em rất mong được

ý kiến đóng góp của thầy cô giáo và bạn đọc để báo cáo này được hoàn thiện hơn