đề tài VI ĐIỀU KHIỂN H8SX-1582

ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA KHOA HỌC VÀ KỸ THUẬT MÁY TÍNH  VI ĐIỀU KHIỂN H8SX/1582 TP.HỒ CHÍ MINH,THÁNG 12 - 2007 MỤC LỤC NỘI DUNG Chương 1 Tổng quan 1 1.1 Các tính chất 1 1.2 Sơ đồ khối 1 1.3 Chân của H8SX/1582 2 Chương 2 CPU 19 2.1 Các tính năng 19 2.2 Các chế độ hoạt động của CPU 21 2.3 Đọc lệnh 26 2.4 Không gian địa chỉ 26 2.5 Các thanh ghi 26 2.6 Định dạng dữ liệu 31 2.7 Tập lệnh 33 Chương 3 Các chế độ hoạt động của MCU 61 3.1 Chọn lựa chế độ hoạt động 61 3.2 Đặc tả Thanh ghi 61 3.3 Các đặc tả chế độ hoạt động 65 3.4 Ánh xạ địa chỉ 65 Chương 4 Xử lý ngoại lệ 67 4.1 Các kiểu xử lý ngoại lệ và độ ưu tiên 67 4.2 Nguồn ngoại lệ và bảng vector xử lý ngoại lệ 67 4.3 Reset 69 4.4 Theo dõi 71 4.5 Sai địa chỉ 71 4.6 Ngắt quãng 73 4.7 Xử lý ngoại lệ câu lệnh 74 4.8 Trạng thái stack sau khi xử lý ngoại lệ 76 4.9 Chú ý khi sử dụng 76 Chương 5 Bộ điều khiển ngắt quãng 78 5.1 Các đặc tính 78 5.2 Các chân xuất/nhập 79 5.3 Các mô tả thanh ghi 79 5.4 Nguồn ngắt quãng 90 5.5 Bảng vector xử lý ngắt quãng 91 5.6 Các chế độ điều khiển ngắt quãng và tác vụ ngắt quãng 96 5.8 Chú ý khi sử dụng 107 Chương 6 Các cổng xuất nhập 109 6.1 Đặc tả các thanh ghi 116 6.2 Điều khiển buffer xuất 121 6.3 Bộ điều khiển chức năng của cổng 147 6.4 Các chú ý cách sử dụng 152 Chương 7 Bộ định thời 16-bit (TPU) 154 7.1 Các tính chất 154 7.2 Các chân xuất nhập 162 7.3 Đặc tả thanh ghi 166 7.4 Hoạt động 204 7.5 Các nguồn ngắt quãng 226 7.6 Sự kích hoạt DTC 230 7.7 Sự kích hoạt bộ điều kiển DMA (DMAC) 230 7.8 Sự kích hoạt trình chuyển đổi A/D 230 7.9 Operation Timing (định giờ các hoạt động) 230 7.10 Chú ý cách sử dụng 236 Chương 8 Bộ chuyển tuần tự - số (A/D) 243 8.1 Các đặc điểm 243 8.2 Các chân nhập/xuất 245 8.3 Mô tả thanh ghi 246 8.4 Hoạt động 252 8.5 Nguồn ngắt quãng 256 8.6 Định nghĩa độ chính xác việc chuyển A/D 256 8.7 Chức năng pull-down của port tương tự 258 8.8 Chú ý khi sử dụng 258 Chương 9 Bộ điều khiển DMA (DMAC) 262 9.1 Các tính chất 262 9.2 Các đặc tả thanh ghi 264 9.3 Các chế độ chuyển dữ liệu 281 9.4 Các hoạt động 282 9.5 Kết thúc truyền DMA 314 9.6 Mối quan hệ giữa DMAC và các thành phần sử dụng bus khác 316 9.7 Các nguồn ngắt 317 9.8 Chú ý sử dụng 320 Chương 10 Bộ điều khiển truyền dữ liệu DTC 322 10.1 Các tính năng 322 10.2 Đặc tả thanh ghi 323 10.3 Các nguồn kích hoạt 331 10.4 Vị trí của thông tin truyền tải và bảng vector DTC 331 10.5 Hoạt động 335 10.6 Quy trình sử dụng DTC 348 10.7 Ví dụ sử dụng DTC 349 10.8 Nguồn ngắt 352 10.9 Chú ý sử dụng 352 Chương 11 Bộ phát sinh xung clock khả lập trình (PPG) 354 11.1 Các tính chất 354 11.2 Các chân xuất/nhập 354 11.3 Các đặc tả thanh ghi 355 11.4 Hoạt động 362 11.5 Chú ý sử dụng 369 Chương 12 Giao diện giao tiếp tuần tự (SCI) 370 12.1 Đặc điểm 370 12.2 Các chân xuất/nhập 371 12.3 Mô tả thanh ghi 371 12.4 Hoạt động trong chế độ bất đồng bộ 391 12.5 Chức năng giao tiếp đa xử lý 401 12.6 Hoạt động trong chế độ đồng bộ clock 405 12.7 Hoạt động trong chế độ giao diện smart card 411 12.8 Nguồn ngắt quãng 420 12.9 Chú ý sử dụng 422 Chương 13 Bộ giao tiếp tuần tự đồng bộ (SSU) 427 13.1 Đặc điểm 427 13.2 Các chân xuất nhập 428 13.3 Mô tả thanh ghi 429 13.4 Hoạt động 440 13.5 Yêu cầu ngắt quãng 456 13.6 Chú ý sử dụng 458 Chương 14 Bộ điều khiển bus (BSC) 459 14.1 Các đặc điểm 459 14.2 Mô tả thanh ghi 459 14.3 Cấu hình bus 460 14.4 Chức năng multi-clock 461 14.5 Bus nội 462 14.6 Hoạt động bộ đệm dữ liệu ghi 463 14.7 Phân quyền bus 463 14.8 Hoạt động của bộ điều khiển bus trong khi Reset 465 14.9 Chú ý sử dụng 465 Chương 15 RAM 466 Chương 16 Bộ nhớ Flash 467 16.1 Các tính chất 467 16.2 Sơ đồ chuyển chế độ 468 16.3 Cấu hình vùng bộ nhớ MAT 470 16.4 Cấu trúc của các khối (block) 471 16.5 Giao diện Lập trình/xóa 472 16.6 Các chân xuất/nhập 474 16.7 Đặc tả thanh ghi 474 16.8 Chế độ lập trình on-board 493 16.9 Bảo vệ 513 16. 10 Mô phỏng bộ nhớ flash sử dụng RAM 515 16.11 Việc chuyển đổi giữa vùng user MAT và user boot MAT 517 16.12 Chế độ programmer 518 16.13 Đặc điểm kỹ thuật chuẩn giao diện giao tiếp tuần tự cho chế độ boot 518 16.14 Chú ý sử dụng 542 Chương 17 Bộ định thời watchdog (WDT) 544 17.1 Đặc điểm 544 17.2 Đặc tả thanh ghi 544 17.3 Hoạt động 547 17.4 Nguồn ngắt quãng 549 17.5 Chú ý sử dụng 549 MỤC LỤC HÌNH Hình 1.1 Sơ đồ khối của H8SX/1582 2 Hình 1.2 Các Chân của H8SX/1582 3 Hình 2.1 Các chế độ hoạt động của CPU 21 Hình 2.2 Bảng vector ngoại lệ (Chế độ bình thường) 22 Hình 2.3 Cấu trúc Stack (Chế độ bình thường) 22 Hình 2.4 Bảng vector ngoại lệ (ở chế độ nâng cao và trung bình) 24 Hình 2.5 Cấu trúc của Stack (Chế độ trung bình và nâng cao) 24 Hình 2.6 Bảng vector ngoại lệ (chế độ tối đa) 25 Hình 2.7 Cấu trúc Stack (Chế độ tối đa) 25 Hình 2.8 Bản đồ bộ nhớ 26 Hình 2.9 Các thanh ghi của CPU 27 Hình 2.10 Cách sử dụng các thanh ghi 28 Hình 2.11 Stack 28 Hình 2.12 Định dạng dữ liệu thanh ghi đa dụng 32 Hình 2.13 Định dạng dữ liệu bộ nhớ 33 Hình 2.14 Định dạng câu lệnh 52 Hình 2.15 Đặc tả địa chỉ rẽ nhánh trong bộ nhớ 57 Hình 2.16 Sử chuyển đổi trạng thái 60 Hình 3.1 trình bày Bản đồ địa chỉ 66 Hình 4.1 Chuỗi hành động khi reset 71 Hình 4.2 Trạng thái stack sau khi xử lý ngoại lệ 76 Hình 4.3 Tác vụ xảy ra khi giá trị SP là số lẻ 77 Hình 5.1 Sơ đồ khối của bộ xử lý ngắt quãng 79 Hình 5.2 Sơ đồ khối của các ngắt quãng IRQn 91 Hình 5.3 lưu đồ của thủ tục chấp nhận ngắt quãng trong 98 Hình 5.4 Sơ đồ dòng chảy của thủ tục chấp nhận ngắt quãng trong chế độ điều khiển ngắt quãng 0 100 Hình 5.5 Quá trình xử lý ngắt quãng 100 Hình 5.6 Sơ đồ khối của DMAC và bộ điều khiển ngắt quãng 103 Hình 5.7 Xung đột giữa tạo và cấm ngắt quãng 107 Hình 6.1 Sơ đồ khối 117 Hình 7.1 Sơ đồ khối của TPU (bộ định thời 0) 161 Hình 7.2 Sơ đồ khối của TPU (bộ định thời 1) 162 Hình 7.3 Ví dụ của quá trình thiết lập hoạt động đếm. 205 Hình 7.4 Hoạt động đếm tự do 206 Hình 7.5 Hoạt động đếm tuần hoàn 206 Hình 7.6 Ví dụ của một quá trình thiết lập cho một dạng sóng xuất thông qua một compare match 207 Hình 7.7 Ví dụ về hoạt động xuất 0 và xuất 1 207 Hình 7.8 Ví dụ về hoạt động đão tín hiệu xuất 208 Hình 7.9 Ví dụ về quá trình thiết lập cho hoạt động input capture. 208 Hình 7.10 Ví dụ về hoạt động input capture 209 Hình 7.11 Ví dụ về quá trình thiết lập hoạt động đồng bộ 210 Hình 7.12 Ví dụ về hoạt động đồng bộ 211 Hình 7.13 Hoạt động compare match buffer 212 Hình 7.14 Hoạt động input capture buffer 212 Hình 7.15 Ví dụ về quá trình thiết lập hoạt động buffer. 212 Hình 7.16 Ví dụ của hoạt động buffer (1) 213 Hình 7.17 Ví dụ của hoạt động buffer (2) 214 Hình 7.18 Ví dụ về quá trình thiết lập hoạt động cascaded 215 Hình 7.19 Ví dụ về hoạt động cascaded (1) 215 Hình 7.20 Ví dụ về hoạt động cascaded (2) 216 Hình 7.21 Ví dụ về quá trình thiết lập chế độ PWM. 218 Hình 7.22 Ví dụ hoạt động của chế độ PWM (1) 219 Hình 7.23 Ví dụ hoạt động của chế độ PWM (2) 219 Hình 7.24 Ví dụ hoạt động của chế độ PWM (3) 220 Hình 7.25 Ví dụ của quá trình thiết lập chế độ đếm phase. 221 Hình 7.26 Ví dụ của hoạt động đếm phase 1 222 Hình 7.27 Ví dụ của hoạt động đếm phase 2 223 Hình 7.28 Ví dụ của hoạt động đếm phase 3 224 Hình 7.29 Ví dụ của hoạt động đếm phase 4 225 Hình 7.30 Ví dụ về việc ứng dụng chế độ đếm phase 226 Hình 7.31 Tương quan về mặt thời gian trong hoạt động đếm với xung clock trong 231 Hình 7.32 Tương quan về mặt thời gian trong hoạt động đếm với xung clock ngoài. 231 Hình 7.33 Tương quan về thời gian trong hoạt động xuất output compare. 232 Hình 7.34 Tương quan về mặt thời gian của các tín hiệu trong hoạt động input capture. 232 Hình 7.35 Phân tích thời gian hoạt động xóa bộ đếm (compare match) 232 Hình 7.36 Phân tích thời gian hoạt động xóa bộ đếm (input capture) 232 Hình 7.37 Phân tích thời gian hoạt động buffer (compare match) 233 Hình 7.38 Phân tích thời gian hoạt động buffer (input capture) 233 Hình 7.39 Phân tích thời gian hoạt động ngắt TGI (compare match) 234 Hình 7.40 Phân tích thời gian hoạt động ngắt TGI (input capture) 234 Hình 7.41 Phân tích thời gain của hoạt động ngắt TCIV 234 Hình 7.42 Phân tích thời gain của hoạt động ngắt TCIU 235 Hình 7.43 Phân tích thời gian của hoạt động xóa cờ trạng thái bởi CPU 235 Hình 7.44 Phân tích thời gian cho hoạt động xóa cờ trạng thái bởi sự kích hoạt DMAC (1)236 Hình 7.45 Phân tích thời gian cho hoạt động xóa cờ trạng thái bởi sự kích hoạt DMAC (2)236 Hình 7.46 Phase khác (Phase Difference), phase trùng (Overlap) và độ rộng xung (Pulse Width) trong chế độ đếm phase 237 Hình 7.47 Mâu thuẫn giữa hoạt động ghi TCNT và hoạt động xóa bộ đếm 237 Hình 7.48 Mâu thuẫn giữa hoạt động ghi TCNT và hoạt động tăng bộ đếm 238 Hình 7.49 Mâu thuẫn giữa hoạt động ghi TGR và hoạt động compare match 238 Hình 7.50 Mâu thuẫn giữa hoạt động ghi vào thanh ghi buffer và hoạt động compare match 239 Hình 7.51 Mâu thuẫn giữa hoạt động đọc TGR và hoạt động input capture 239 Hình 7.52 Mâu thuẫn giữa hoạt động ghi vào TGR và hoạt động input capture 240 Hình 7.53 Mâu thuẫn giữa hoạt động ghi vào thanh ghi buffer và hoạt động input capture . 240 Hình 7.54 Mâu thuẫn giữa hoạt động tràn và hoạt động xóa bộ đếm 241 Hình 7.55 Mâu thuẫn giữa hoạt động ghi vào TCNT và hoạt động tràn 241 Hình 8.1 Sơ đồ khối của bộ chuyển A/D 244 Hình 8.2 Sơ đồ khối của bộ chuyển A/D 245 Hình 8.3 Ví dụ hoạt động của bộ chuyển A/D 253 Hình 8.4 Ví dụ việc chuyển A/D 254 Hình 8.5 A/D Thời gian chuyển đổi 255 Hình 8.6 Định thời ngõ nhập ngoại 256 Hình 8.7 Các định nghĩa độ chính xác việc chuyển A/D 257 Hình 8.8 Các định nghĩa độ chính xác việc chuyển A/D 258 Hình 8.9 Sơ đồ của chức năng pull-down port tương tự 258 Hình 8.10 Ví dụ mạch nhập tuần tự 259 Hình 8.11 Ví dụ về mạch bảo vệ ngõ nhập tuần tự 260 Hình 8.12 Mạch tương đương ngõ nhập tuần tự 261 Hình 9.1 Sơ đồ khối của DMAC 264 Hình 9.2 Ví dụ về giản đồ xung tín hiệu trong chế độ địa chỉ đôi 283 Hình 9.3 Hoạt động trong chế độ địa chỉ đôi 283 Hình 9.4 Dòng dữ liệu trong chế độ địa chỉ đơn 284 Hình 9.5 Ví dụ về giản đồ tín hiệu trong chế độ địa chỉ đơn 285 Hình 9.6 Các hoạt động trong chế độ địa chỉ đơn 285 Hình 9.7 Ví dụ về giản đồ thời gian trong chế độ truyền bình thường 286 Hình 9.8 Các hoạt động trong chế độ bình thường 286 Hình 9.9 Hoạt động trong chế độ truyền lặp 287 Hình 9.10 Các hoạt động trong chế độ truyền khối 288 Hình 9.11 Hoạt động trong chế độ địa chỉ đơn trong chế độ truyền khối 288 Hình 9.12 Hoạt động trong chế độ địa chỉ đôi trong chế độ truyền khối 289 Hình 9.13 Ví dụ giản đồ thời gian của chế độ Cycle stealing 292 Hình 9.14 Ví dụ của giản đồ thời gian trong chế độ burst 292 Hình 9.15 Ví dụ của hoạt động vùng lặp mở rộng 293 Hình 9.16 Ví dụ về chức năng vùng lặp mở rộng trong chế độ truyền khối 294 Hình 9.17 Phương thức cập nhật địa chỉ 295 Hình 9.18 Hoạt động cộng offset 296 Hình 9.19 Đổi chiều XY sử dụng việc cộng offset trong chế độ truyền lặp 297 Hình 9.20 Lược đồ đổi chiều XY sử dụng cộng offset trong chế độ truyền lặp 298 Hình 9.21 Tiến trình thay đổi thiết lập thanh ghi cho kênh đang truyền. 301 Hình 9.22 Ví dụ về sự điều hoà độ ưu tiên của kênh 303 Hình 9.23 Ví dụ về giản đồ thời gian bus của bộ truyền DMA 304 Hình 9.24 Ví dụ về truyền dữ liệu trong chế độ truyền bình thường bởi chu kỳ stealing 304 Hình 9.25 Ví dụ của truyền dữ liệu trong chế độ bình thường bởi chu kỳ stealing 305 Hình 9.26 Ví dụ của truyền dữ liệu trong chế độ bình thường bởi chu kỳ stealing 305 Hình 9.27 Ví dụ truyền dữ liệu trong chế độ truyền bình thường bởi cách truy xuất burst 306 Hình 9.28 ví dụ về truyền dữ liệu trong chế độ truyền khối 306 Hình 9.29 Ví dụ về truyền dữ liệu trong chế độ truyền bình thường được kích hoạt bởi cạnh xuống của DREQ 307 Hình 9.30 Ví dụ truyền dữ liệu trong chế độ truyền bình thường được kích hoạt bởi mức thấp của tín hiệu DREQ 308 Hình 9.31 ví dụ của truyền dữ liệu trong chế độ truyền khối được kích hoạt bởi mức thấp của tín hiệu DREQ 309 Hình 9.32 Ví dụ truyền dữ liệu trong chế độ truyền dữ liệu bình thường được kích hoạt bởi mức thấp tín hiệu DREQ với NRD = 1 310 Hình 9.33 Ví dụ về truyền dữ liệu trong chế độ địa chỉ đơn 310 Hình 9.34 Ví dụ về truyền dữ liệu trong chế độ địa chỉ đơn 311 Hình 9.35 Ví dụ về truyền dữ liệu trong chế độ địa chỉ đơn được kích hoạt bởi cạnh xuống của DREQ 312 Hình 9.36 Ví dụ về truyền dữ liệu trong chế độ địa chỉ đơn được kích hoạt bởi mức thấp của DREQ 313 Hình 9.37 Ví dụ về truyền dữ liệu trong chế độ địa chỉ đơn được kích hoạt bởi mức thấp của tín hiệu DREQ với NRD = 1 314 Hình 9.38 Ngắt quãng và các nguồn ngắt quãng 320 Hình 9.39 Ví dụ tiến trình của việc phục hồi truyền bởi việc xoá nguồn ngắt quãng 320 Hình 10.1 Sơ đồ khối của DTC 323 Hình 10.2 Thông tin truyền tải trong vùng dữ liệu 331 Hình 10.3 Sự tương ứng giữa địa chỉ bảng vector DTC và thông tin truyền tải 332 Hình 10.4 Lưu đồ của hoạt động DTC 336 Hình 10.5 Ví dụ về chu kỳ bus 339 Hình 10.6 Giản đồ thời gian hoạt động bỏ đọc thông tin truyền 340 Hình 10.7 Bản đồ địa chỉ trong chế độ truyền bình thường. 341 Hình 10.8 Bộ nhớ trong chế độ truyền lặp 342 Hình 10.9 Bản đồ bộ nhớ trong chế độ truyền khối 343 Hình 10.10 Hoạt động của truyền chuỗi 344 Hình 10.11 Điều chỉnh hoạt động của DTC 344 Hình 10.12 Điều chỉnh hoạt động của DTC 345 Hình 10.13 Điều chỉnh hoạt động của DTC 345 Hình 10.14 Điều chỉnh hoạt động DTC 345 Hình 10.16 Truyền chuỗi khi Counter = 0 351 Hình 11.1 Sơ đồ khối của PPG 354 Hình 11.2 Giản đồ khối của PPG 363 Hình 11.3 Giản đồ thời gian của truyền và xuất nội dung của NDR 363 Hình 11.4 Tiến trình thiết lập cho xung xuất chế độ bình thường 364 Hình 11.5 Ví dụ về xung xuất bình thường 364 Hình 11.6 Xuất xung trong chế độ non-overlapping 365 Hình 11.7 Hoạt động non-overlapping và giản đồ ghi NDR 366 Hình 11.8 Quá trình thiết lập xung xuất non-overlapping 366 Hình 11.9 Ví dụ xung xuất non-overlapping 367 Hình 11.10 Đảo xung xuất 368 Hình 11.11 Xung xuất được trigger bởi tín hiệu input capture 369 Hình 12.1 Sơ đồ khối của SCI 371 Hình 12.2 Định dạng dữ liệu trong giao tiếp bất đồng bộ 392 Hình 12.3 Định thời mẫu dữ liệu nhận trong chế độ bất đồng bộ 394 Hình 12.4 Mối quan hệ về pha giữa Clock xuất và Dữ liệu truyền 395 Hình 12.5 Lưu đồ khởi tạo SCI mẫu 395 Hình 12.6 Ví dụ về hoạt động truyền trong Chế độ bất đồng bộ 397 Hình 12.7 Lưu đồ truyền tuần tự mẫu 397 Hình 12.8 Ví dụ về hoạt động nhận trong Chế độ bất đồng bộ 399 Hình 12.9 Lưu đồ mẫu nhận tuần tự 400 Hình 12.10 Ví dụ về Giao tiếp sử dụng Định dạng đa xử lý 401 Hình 12.11 Lưu đồ mẫu truyền dữ liệu tuần tự đa xử lý 402 Hình 12.12 Ví dụ hoạt động nhận của SCI 403 Hình 12.13 Lưu dồ mẫu quá trình nhận tuần tự đa xử lý 404 Hình 12.14 Định dạng dữ liệu trong giao tiếp đồng bộ clock 405 Hình 12.15 Lưu đồ mẫu quá trình khởi tạo SCI 406 Hình 12.16 Ví dụ hoạt động truyền trong Chế độ đồng bộ clock 407 Hình 12.17 Lưu đồ mẫu quá trình truyền dữ liệu tuần tự 408 Hình 12.18 Ví dụ về hoạt động nhận trong Chế độ đồng bộ clock 409 Hình 12.19 Lưu đồ mẫu quá trình nhận tuần tự 409 Hình 12.20 Lưu đồ mẫu cho việc truyền nhận đồng thời 411 Hình 12.21 Kết nối chân cho giao diện smart card 412 Hình 12.22 Định dạng dữ liệu trong Chế độ giao diện smart card 412 Hình 12.23 Quy ước thuận (SDIR = SINV = O/E = 0) 413 Hình 12.24 Quy ước nghịch (SDIR = SINV = O/E = 1) 413 Hình 12.25 Định thời lấy mẫu dữ liệu nhận trong Chế độ giao diện smart card 414 Hình 12.26 Hoạt động truyền lại dữ liệu trong chế độ truyền SCI 416 Hình 12.27 Định thời lập cờ TEND trong quá trình truyền 416 Hình 12.28 Lưu đồ mẫu quá trình truyền 417 Hình 12.29 Hoạt động truyền lại dữ liệu trong chế độ nhận SCI 418 Hình 12.30 Lưu đồ mẫu quá trình nhận 419 Hình 12.31 Định thời cố định xuất clock 419 Hình 12.32 Dừng clock và thủ tục restart 420 Hình 12.33 Quá trình truyền mẫu sử dụng DTC/DMAC trong Chế độ đồng bộ clock 423 Hình 12.34 Lưu đồ mẫu việc chuyển chế độ trong quá trình truyền 424 Hình 12.35 Trạng thái chân port trong quá trình chuyển 425 Hình 12.36 Trạng thái chân port trong quá trình chuyển 425 Hình 12.37 Lưu đồ mẫu việc chuyển chế độ trong quá trình nhận 426 Hình 13.1 Sơ đồ khối của SSU 428 Hình 13.2 Mối quan hệ của cực, pha clock và dữ liệu truyền 441 Hình 13.3 Mối quan hệ giữa các chân nhập/xuất dữ liệu và thanh ghi dịch 442 Hình 13.4 Ví dụ về thiết lập ban đầu trong chế độ SSU 444 Hình 13.5 Ví dụ của hoạt động truyền 446 Hình 13.6 Lưu đồ ví dụ của quá trình truyền dữ liệu 447 Hình 13.7 Ví dụ của hoạt động nhận dữ liệu 448 Hình 13.8 Lưu đồ ví dụ của quá trình nhận dữ liệu 449 Hình 13.9 Lưu đồ ví dụ của quá trình truyền nhận dữ liệu đồng thời 450 Hình 13.10 Thời gian xác định Arbitration 451 Hình 13.10 Thời gian xác định Arbitration 451 Hình 13.12 Ví dụ của quá trình thiết lập ban đầu 452 Hình 13.13 Ví dụ của hoạt động truyền 453 Hình 13.14 Lưu đồ ví dụ của quá trình truyền dữ liệu 453 Hình 13.15 Ví dụ của hoạt động nhận dữ liệu 454 Hình 13.16 Lưu đồ ví dụ của quá trình nhận dữ liệu 455 Hình 13.17 Lưu đồ ví dụ của quá trình truyền nhận dữ liệu đồng thời 456 Hình 14.1 Sơ đồ khối bộ điều khiển bus 459 Hình 14.2 Cấu hình bus nội 461 Hình 14.3 Ví dụ việc định thời khi chức năng buffer ghi dữ liệu được bật 463 Hình 16.1 Sơ đồ khối của bộ nhớ flash 468 Hình 16.2 Sự chuyển chế độ của bộ nhớ flash 469 Hình 16.3 Cấu hình bộ nhớ MAT 471 Hình 16.4 Cấu trúc khối của User MAT 472 Hình 16.5 Tiến trình để tạo ra một chương trình lập trình. 473 Hình 16.6 Cấu hình hệ thống trong chế độ boot. 493 Hình 16.7 Hoạt động điều chỉnh tốc độ bit tự động 494 Hình 16.8 Sơ đồ khối hoạt động chuyển trạng thái chế độ boot 495 Hình 16.9 Quy trình lập trình/xóa 496 Hình 16.10 Bản đồ RAM khi hoạt động lập trình/xóa đang được thực thi. 497 Hình 16.11 Quy trình lập trình trong chế độ user program. 497 Hình 16.12 Tiến trình xóa trong chế độ User Program 502 Hình 16.13 Tiến trình lặp của hoạt động xóa, lập trình, và mô phỏng RAM trong chế độ User Program 504 Hình 16.14 Tiến trình cho việc lập trình user MAT trong chế độ user boot 505 Hình 16.15 Tiến trình để xóa vùng user MAT trong chế độ user Boot. 506 Hình 16.16 Sự chuyển đổi đến trạng thái bảo vệ lỗi 515 Hình 16.17 Tiến trình mô phỏng RAM 516 Hình 16.18 Bản đồ địa chỉ của vùng RAM bị phủ 516 Hình 16.19 Lập trình turned data 517 Hình 16.20 Chuyển đổi giữa user MAT và user boot MAT 518 Hình 16.21 Các trạng thái chương trình boot 520 Hình 16.22 Chuỗi điều chỉnh tốc độ bit 520 Hình 16.23 Định dạng giao thức giao tiếp. 521 Hình 16.24 Chuỗi lựa chọn tốc độ bit mới 531 Hình 16.25 Chuỗi lập trình 534 Hình 16.26 Chuỗi xóa 534 Hình 17.1 Sơ đồ khối của WDT 544 Hình 17.2 Hoạt động trong chế độ định thời watchdog 548 Hình 17.3 Hoạt động trong chế độ định thời ngắt khoảng 549 Hình 17.4 Ghi vào TCNT, TCSR và RSTCSR 550 Hình 17.5 Xung đột giữa việc tăng và ghi đè bộ đếm TCNT 550 [...]... Bảng 5.3 Các chế độ điều khiển ngắt quãng 96 Bảng 5.4 Thời gian đáp ứng ngắt quãng 101 Bảng 5.5 Số lượng trạng thái thực thi trong chương trình con phục vụ ngắt quãng 101 Bảng 5.6 Điều khiển chọn/xóa nguồn ngắt quãng 104 Bảng 5.7 Điều khiển độ ưu tiên CPU 105 Bảng 5.8 Ví dụ của vi c thiết lập chức năng điều khiển độ ưu tiên và trạng thái điều khiển 106 Bảng 6.1... Chi tiết tham khảo phần 18 Clock Pulse Generator (bộ tạo xung clock) B 63 Xuất Cung cấp xung đồng hồ hệ thống cho các thiết bị bên ngoài 8 Điều khiển chế độ hoạt động MD1 92 Nhập MD0 112 Nhập Điều khiển hệ thống RES 79 Nhập Chân nhập tín hiệu khởi động lại Vi điều khiển này vào trạng thái khởi động lại khi tín hiệu này ở mức thấp EMLE 86 Nhập Chân nhập tín hiệu cho phép giả lập nội.Bình thường tín hiệu... CPU H8SX 32-bit hiệu năng cao là sự phát triển tương thích của CPU H8/300, CPU H8/300H, và CPU H8S 16 thanh ghi đa dụng 16 bit  87 câu lệnh căn bản  Các chức năng ngoại vi mở rộng DMA  Bộ điều khiển chuyển dữ liệu (DMAC)  Bộ điều khiển đơn vị xung bộ đếm 16 bit (DTC)  Bộ lập trình tạo xung (TPU)  (PPG)Bộ đếm giám sát (WDT)  Giao tiếp tuần tự (SCI) có thể được sử dụng trong chế độ đồng bộ xung... 214 Bảng 7.33 Các thanh ghi xuất PWM và các chân xuất 217 Bảng 7.35 Các điều kiện đếm lên/xuống của TCNT trong chế độ đếm phase 1 222 Bảng 7.36 Các điều kiện đếm lên/xuống của TCNT trong chế độ đếm phase 2 223 Bảng 7.37 Các điều kiện đếm lên/xuống của TCNT trong chế độ đếm phase 3 224 Bảng 7.38 Các điều kiện đếm lên/xuống của TCNT trong chế độ đếm phase 4 225 Bảng 7.39 Ngắt TPU... DTC, và các DTCE tương ứng 332 Bảng 10.2 Các chế độ truyền của DTC 335 Bảng 10.3 Các điều kiện của truyền tải chuỗi 336 Bảng 10.4 Sự chia nhỏ số chu kỳ bus và kích thước truy xuất 338 Bảng 10.5 Điều kiện bỏ qua vi c ghi lại thông tin truyền và các thanh ghi bị bỏ qua vi c ghi lại thông tin truyền 340 Bảng 10.6 Danh sách chức năng thanh ghi trong chế độ truyền... ngoại vi 462 Bảng 16.1 Sự khác biệt giữa các chế độ boot, chế độ user program, user boot, và chế độ programmer 469 Bảng 16.2 Cấu hình chân 474 Bảng 16.3 Các thanh ghi/các tham số và các chế độ đích 475 Bảng 16.4 Các tham số và các chế độ đích 482 Bảng 16.5 Vi c thiết lập chế độ lập trình on-board 493 Bảng 16.6 Tần số clock hệ thống cho hoạt động điều. .. chỉnh tốc độ bit tự động 494 Bảng 16.7 Bộ nhớ MAT có thể thực thi được 508 Bảng 16.8 Vùng có thể sử dụng cho vi c lập trình trong chế độ User Program 508 Bảng 16.9 Vùng có thể sử dụng cho vi c xóa trong chế độ User Program 509 Bảng 16.10 vùng có thể sử dụng cho vi c lập trình trong chế độ User Boot 510 Bảng 16.11 Các vùng có thể sử dụng để xóa trong chế độ User Boot 511 Bảng... TGRA_1 đến TGRB_1 được sử dụng cho vi c làm tín hiệu input capture và xuất tín hiệu output compare hay xuất tín hiệu PWM TIOCA2 76, 77 I/O TIOCB2 77 Các tín hiệu từ TGRA_2 đến TGRB_2 được sử dụng cho vi c làm tín hiệu input capture và xuất tín hiệu output compare hay xuất tín hiệu PWM TIOCA3 58, 59 I/O TIOCB3 58 Các tín hiệu từ TGRA_3 đến TGRD_3 được sử dụng cho vi c làm tín hiệu input capture 72 75... hiệu từ TGRA_4 đến TGRB_4 được sử dụng cho vi c làm tín hiệu input capture và xuất tín hiệu output compare hay xuất tín hiệu PWM I/O Các tín hiệu từ TGRA_5 đến TGRB_5 được sử dụng cho vi c làm tín hiệu input capture và xuất tín hiệu output compare hay xuất tín hiệu PWM Nhập Các chân nhập cho xung clock ngoài I/O Các tín hiệu từ TGRA_6 đến TGRD_6 được sử dụng cho vi c làm tín hiệu input capture và xuất... 54 I/O Các tín hiệu từ TGRA_10 đến TGRB_10 được sử dụng cho vi c làm tín hiệu input capture và xuất tín hiệu output compare hay xuất tín hiệu PWM I/O Các tín hiệu từ TGRA_11 đến TGRB_11 được sử dụng cho vi c làm tín hiệu input capture và xuất tín hiệu output compare hay xuất tín hiệu PWM Xuất Các chân xuất tín hiệu xung Xuất Chân xuất cho vi c trao đổi dữ liệu Nhập Các chân nhập để nhận dữ liệu I/O . chọn/xóa nguồn ngắt quãng 104 Bảng 5.7 Điều khiển độ ưu tiên CPU 105 Bảng 5.8 Ví dụ của vi c thiết lập chức năng điều khiển độ ưu tiên và trạng thái điều khiển 106 Bảng 6.1 Các chức năng của. ghi đa dụng 16 bit  87 câu lệnh căn bản  Các chức năng ngoại vi mở rộng DMA  Bộ điều khiển chuyển dữ liệu (DMAC)  Bộ điều khiển đơn vị xung bộ đếm 16 bit (DTC)  Bộ lập trình tạo xung. thủ tục chấp nhận ngắt quãng trong chế độ điều khiển ngắt quãng 0 100 Hình 5.5 Quá trình xử lý ngắt quãng 100 Hình 5.6 Sơ đồ khối của DMAC và bộ điều khiển ngắt quãng 103 Hình 5.7 Xung đột