phát triển zero-suppression cho thiết bị adc100 msampsec 32 kênh của dự án e36

I HC QUC GIA TP. H CHÍ MINH TRI HC KHOA HC T NHIÊN KHOA VT LÝ  VT LÝ K THUT B MÔN VT LÝ HT NHÂN  KHÓA LUN TT NGHIP Đề tài: PHÁT TRIN ZERO-SUPPRESSION CHO THIT B ADC100Msamp/sec 32 KÊNH CA D ÁN E36 SVTH: Nguyễn Hữu Thành GVHD: TS. Võ Hồng Hải GVPB: ThS. Nguyễn Quốc Hùng  TPHCM 2014  LI C c tiên, em xin gi li c       ng dn TS. Võ Hng Hi. Vi s  ng dn ca thy, em n   ra. Em xin c ThS. Nguyn Quc Hùng c và có nhng n quý báu cho khóa lun này.   in c    y cô trong B môn Vt Lý H   ging dy và cung cp cho em rt nhiu kin thc trong suc tng i hc Khoa hc T nhiên TP. H Chí Minh. Em xin gi li cn t Ht nhân ca B môn Vt lý Ht c bit là anh Bùi Tun Kh bo, h tr và cùng gii quyt nhn này mt cách rt nhit tình. Cui cùng, xin cnh và ng h em trong sut quá trình hc tp và hoàn thành khóa lun. TP.HCM, Tháng 7-2014 Nguyn Hu Thành i   i  iii DANH M iv  v  vi  1   3 1.1.  3 1.1.1.  3 1.1.2.  3 1.2.  9 1.3. -100MHz- 10 1.3.1. -ADC/FPGA 10 1.3.2. -100MHz- 12 1.4.  13  100MHz 32 KÊNH 14 2.1.  14 2.2.  15 2.2.1.   15 2.2.2.   19   25 3.1.  25 3.2.  26 3.2.1.  26 3.2.2.  29 ii 3.2.3.  31  34  35  36 iii DANH MC CÁC HÌNH V Hình 1.1.  4 Hình 1.2.  5 Hình 1.3.  6 Hình 1.4.  7 Hình 1.5.  8 Hình 1.6.  9 Hình 1.7.  10 Hình 1.8.  Flash-ADC 10 Hình 1.9. úc FPGA 11 Hình 1.10.  12 Hình 2.1. Nguyên lý zero suppression 14 Hình 2.2.  15 Hình 2.3.  16 Hình 2.4.  17 Hình 2.5.  18 Hình 2.6.  19 Hình 2.7.  20 Hình 2.8.  22 Hình 2.9.  23 Hình 3.1.  25 Hình 3.2.  Oscillocope 26 Hình 3.3. Xung tín  27 Hình 3.4.  4) v 28 Hình 3.5.  zero suppression 29 Hình 3.6.   30 Hình 3.7.  33 iv DANH MC CÁC BNG BIU   +  8 .  32 v      J-PARC Japan Proton Accelerator Reseach Complex Trung tâm gia tc proton cho nghiên ca chuyên xâu ti nht bn ESS Electron-Static Separator Khn PMT Photomultiplier Tube n WLS Waselength Shifter Si dch chuyc sóng MPPC Multi Pixel Proportional Counter m t l m MWPC Multi Wire Proportion Champer Bum t l  TOF Time Of Flight Thi gian bay IB Internal Bremsstrahlung Bc x hãm ni SD Structure Dependent Bc x ph thuc cu trúc FADC Field-Programmable Gate Array Vi mch dùng cu trúc mng phn t logic mà i dùng có th lp trình c DISC Discriminator B phân bit I/O Input/Output Nhp/xut vi  K +   +   Neutrino N  R K ositron P e+   P µ+   t  1 M U      và          -PARC).  cao,       các  ách nhanh chó-     trên FPGA. Bo  -ADC 10 bit và 32 kênh  FPGA y  Hc  TP H Chí Minh là s k tha t bo mch VMEFADC c s dng trong d án E36. nghiên c   +   +   -ADC, xun     + 10 -6 ) [1]  hãm     .  rong k, chúng tôi   VMEFADC3 PGA 2  máy tính.   ô   lên máy tính còn có                                zero suppression,  VMEFADC3  VMEFADC     VMEFADC  khái quzero suppression.  Trzero suppression         [...]... THIỆU DỰ ÁN E36 Trong chương này chúng tôi sẽ giới thiệu chung về dự án E36, cách tạo ra chùm tia K+ cũng như sơ đồ bố trí và mục đích của dự án E36 Đồng thời trong chương một cũng giới thiệu thiết bị FADC_100 MHz 32 kênh và hệ thống đầu dò CsI(Tl) phục vụ cho dự án E36 Phần cuối của chương sẽ giới thiệu sơ luợt về khái niệm và mục đích của phương pháp zero suppression 1.1 Giới thiệu chung về dự án E36. .. đích của dự án Dự án E36 được tiến hành tại trung tâm gia tốc proton cho nghiên cứu chuyên sâu tại Nhật Bản (J-PARC) [9] Mục đích của dự án là để nghiên cứu tính chất của lepton dựa vào tỷ số xác suất phân rã của hạt Kaon cộng (K+ ) Trong các phân rã của K+, tỷ số xác suất của hai phân rã mà dự án E36 quan tâm để nghiên cứu tính chất của lepton là: RK  ( K   e e ) ( K      ) (1.1) Dựa theo... 2 PHÁT TRIỂN ZERO SUPPRESSION CHO THIẾT BỊ FADC – 100MHz 32 KÊNH Trong chương 1, chúng tôi đã giới thiệu về dự án E36 cũng như đưa ra khái niệm zero suppresion Trong chương này, chúng tôi tiếp tục trình bày sâu hơn về nguyên lý cũng như sơ đồ phát triển chức năng zero suppression dựa trên phát triển code verilog nhúng vào FPGA và thiết bị FADC – 100MHz 32 kênh với độ phân giải 10 bit 2.1 Nguyên lý phát. .. gamma phát ra từ bức xạ hãm nội Mỗi đầu dò tương ứng với một kênh dữ liệu Như vậy dự án cần sử dụng tổng cộng 24 thiết bị FADC-100MHz-3 2kênh để có thể ghi nhận hết tín hiệu từ 768 đầu dò CsI Khi bức xạ hãm phát ra sẽ được ghi nhận bởi một vài đầu dò CsI trên tổng số 768 đầu dò Do đó có thể dựa vào số kênh tương ứng với số đầu dò để xác định được vị trí phát bức xạ hãm Hình 1.10 là thiết bị VMEFADC Thiết. .. vào và đi ra Hình 1.7 mô tả cấu trúc của một đầu dò CsI được sử dụng trong hệ thống 768 đầu dò của dự án E36 Hình 1.7 Cấu trúc một đầu dò CsI(Tl) sử dụng trong dự án E36 1.3 Thiết bị FADC-100MHz-3 2kênh/ FPGA cho đầu dò CsI 1.3.1 Khái niệm về Flash-ADC và FPGA Hình 1.8 Cấu trúc Flash-ADC [5] 10 Flash Analog to Digital Converter (Flash-ADC hoặc FADC) là một thiết bị chuyển đổi tín hiệu tương tự thành... thí nghiệm của dự án E36 được mô tả trong hình 1.1 [1] Hình 1.1 Sơ đồ bố trí thí nghiệm dự án E36 [10] Hệ thống máy K1.1BR và quá trình tách chùm tia K+ [1], [10] Đối tượng của dự án E36 là chùm K+ có động lượng thấp (800MeV/c) được tạo ra bằng cách tách chùm tia K+ từ J-PARC dựa vào hệ thống K1.1BR Nó là một nhánh ngắn trong hệ thống máy gia tốc tại J-PARC với tổng chiều dài 20,3 m Sơ đồ của K1.1BR... sản xuất phức tạp của nhà máy bán dẫn Vi mạch FPGA hình 1.9 được cấu thành từ các bộ phận: • Các khối logic cơ bản lập trình được (logic block) • Hệ thống mạch liên kết lập trình được (Routing Channel) • Khối vào/ra (IO Pads) • Phần tử thiết kế sẵn khác như RAM, ROM, nhân vi xử lý Hình 1.9 Cấu trúc FPGA [2] 11 1.3.2 Thiết bị FADC-100MHz-3 2kênh/ FPGA sử dụng trong dự án E36 Trong dự án E36 đã sử dụng 768... lượng đáng kể những kênh không có tín hiệu hoặc những kênh có tín hiệu dưới ngưỡng, điều này có ý nghĩa vô cùng quan trọng trong việc cải thiện thời gian chết cũng như cắt giảm được tài nguyên bộ nhớ 24 CHƢƠNG 3 ĐÁNH GIÁ THIẾT BỊ Trong chương 2, chúng tôi đã phát triển chức năng zero suppression cho chương trình nhúng VMEFADC3 Trong chương này chúng tôi thực hiện đánh giá hoạt động của thiết bị VMEFADC... HIT_FLAGS của module Fomarter Do đó chương trình hoạt động giống như lúc chưa phát triển zero suppression Mỗi kênh có 512 phần tử mỗi phần tử có 16bits, lại có thêm 32 bits cho ký tự bắt đầu và kết thúc mỗi kênh Có 32 kênh và mỗi sự kiện sẽ được bắt đầu và kết thúc với 64 bit Như vây tổng lượng dữ liệu mà chúng ta phải truyền lên máy tính khi không có zero suppression là (512×16 +32) 32+ 64 = 2 6323 2bits... 5 (kênh thứ 4) có dạng xung rất giống với xung của kênh 0, đó là giá trị trung bình của kênh 0 được tính bởi chương trình con DISC Cách tính trung bình đã được trình bày trong chương 2, do là trung bình của xung tín hiệu kênh 0 nên hình dáng xung ở kênh thứ tư sẽ giống với xung tín hiệu kênh 0 Lưu ý, sở dĩ kênh thứ nhất và kênh thứ tư có tín hiệu HIT_BITS và trung bình là do chúng tôi đã nối dây cho . NHÂN  KHÓA LUN TT NGHIP Đề tài: PHÁT TRIN ZERO-SUPPRESSION CHO THIT B ADC100Msamp/sec 32 KÊNH CA D ÁN E36 SVTH: Nguyễn Hữu Thành GVHD: TS. Võ Hồng Hải.   1.2. Gii thiu dò CsI(Tl) trong d án E36  án E36 khi chùm K + ,  á n.  Hình 1.9. úc FPGA [2] 12 1.3.2. Thit b FADC-100MHz-3 2kênh/ FPGA s dng trong d án E36   -100MHz-   