Chương 5 - Ghép 8088 Với bộ nhớ và Tổ chức vào/ra dữ liệu pot

Chơng 5 Ghép 8088 Với bộ nhớ v Tổ chức vo/ra dữ liệu 1. Giới thiệu các tín hiệu của 8088 v các mạch phụ trợ 8284, 8288 1.1. Các tín hiệu của 8088 Hình 5.1 thể hiện việc chia các tín hiệu của 8088 theo các nhóm để ta dễ nhận diện. Sơ đồ bố trí cụ thể các chân của vi xử lý 8088 đợc thể hiện trên hình 5.2. Sau đây ta sẽ giới thiệu chức năng của từng tín hiệu tại các chân cụ thể. + AD0 - AD7 [I,O: tín hiệu vo v ra]: Các chân dồn kênh cho các tín hiệu phần thấp của bus dữ liệu v bus địa chỉ. Xung ALE sẽ báo cho mạch ngoi biết khi no trên các đờng đó có tín hiệu dữ liệu (ALE = 0) hoặc địa chỉ (ALE=1). Các chân ny ở trạng thái trở kháng cao khi P chấp nhận treo. + A8 - A15 [O]: Các bit phần cao của bus địa chỉ. Các chân ny ở trạng thái trở kháng cao khi P chấp nhận treo. + A16/S3, A17/S4, A18/S5, A19/S6 [O]: Các chân dồn kênh của địa chỉ phần cao v trạng thái. Địa chỉ A16 - A19 sẽ có mặt tại các chân đó khi ALE = 1 còn khi ALE = 0 thì trên các chân đó có các tín hiệu trạng thái S3 - S6. Các chân ny ở trạng thái trở kháng cao khi P chấp nhận treo 150 IO/ M (S1) A/D 0 Tín hiệu DT/ R (S2) A/D 1 điều RD A/D 2 8 đờng khiển WR( LOC K ) A/D 3 dồn kênh hệ thống DEN (S0) A/D 4 của bus A/D SS0 A/D 5 phần thấp READY A/D 6 Tín hiệu HOLD ( RQ/ GT0) A/D 7 điều HLDA (RQ/ GT1) A 8 khiển INTA (QS1) A 9 Bus ALE (QS0) A 10 8 NMI A 11 đờng của Điều INTR A 12 bus A khiển RESET A 13 phần cao CPU MN/ MX A 14 TEST A 15 Đồng hồ CLK A 16 /S3 v Vcc A 17 /S4 4 đờng nguồn GND A 18 /S5 dồn kênh của GND P 8088 A 19 /S6 bus C / A cao Hình 5. 1. Các tín hiệu của 8088 ở chế độ MIN v (MAX). Bảng 5.1. Các bit trạng thái v việc truy nhập các thanh ghi đoạn. S4 S3 Truy nhập đến 0 0 Đoạn dữ liệu phụ 0 1 Đoạn ngăn xếp 1 0 Đoạn mã hoặc không đoạn no 1 1 Đoạn dữ liệu . Bit S6 = 0 liên tục, bit S5 phản ảnh giá trị bit IF của thanh ghi cờ. Hai bit S3 v S4 phối hợp với nhau để chỉ ra việc truy nhập các thanh ghi đoạn (bảng 5.1). 151 + RD [O]: Xung cho phép đọc. Khi RD = 0 thì bus dữ liệu sẵn sng nhận số liệu từ bộ nhớ hoặc thiết bị ngoại vi. Chân RD ở trạng thái trở kháng cao khi P chấp nhận treo. + READY [I]: Tín hiệu báo cho CPU biết tình trạng sẵn sng của thiết bị ngoại vi hay bộ nhớ. Khi READY=1 thì CPU thực ghi/đọc m không cần chèn thêm các chu kỳ đợi. Ngợc lại khi thiết bị ngoại vi hay bộ nhớ có tốc độ hoạt động chậm, chúng có thể đa tín hiệu READY=0 để báo cho CPU biết m chờ chúng. Lúc ny CPU tự kéo di thời gian thực hiện lệnh ghi/đọc bằng cách chèn thêm các chu kỳ đợi. Chế độ Chế độ MIN MAX GND Vcc A14 A15 A13 A16/S3 A12 A17/S4 A11 A18/S5 A10 A19/S6 A9 SS0 (High) A8 MN/MX A/D7 RD A/D6 HOLD (RQ/GT0) A/D5 HLDA (RQ/GT1) A/D4 WR (LOCK) A/D3 IO/M (S2) A/D2 DT/R (S1) A/D1 DEN (S0) A/D0 ALE (QS0) NMI INTA (QS1) INTR TEST CLK READY GND RESET 1 0 4 3 3 3 3 7 2 8 2 9 2 0 2 2 39 3 8 4 7 5 6 6 5 7 34 Hình 5.2. Sơ đồ chân của CPU 8088. + INTR [I]: Tín hiệu yêu cầu ngắt che đợc. Khi có yêu cầu ngắt m cờ cho phép ngắt IF=1 thì CPU kết thúc lệnh đang lm dở, sau đó nó đi vo chu kỳ chấp nhận ngắt v đa ra bên ngoi tín hiệu INT A = 0. 8 33 9 32 P Intel 8088 10 31 11 30 12 29 13 28 14 27 15 26 16 25 1 4 1 3 1 2 2 1 152 + TEST [I]: Tín hiệu tại chân ny đợc kiểm tra bởi lệnh WAIT. Khi CPU thực hiện lệnh WAIT m lúc đó tín hiệu TEST = 1, nó sẽ chờ cho đến khi tín hiệu TEST = 0 thì mới thực hiện lệnh tiếp theo. + NMI [I]: Tín hiệu yêu cầu ngắt không che đợc. Tín hiệu ny không bị khống chế bởi cờ IF v nó sẽ đợc CPU nhận biết bằng tác động của sờn lên của xung yêu cầu ngắt. Nhận đợc yêu cầu ny CPU kết thúc lệnh đang lm dở, sau đó nó chuyển sang thực hiện chơng trình phục vụ ngắt kiểu INT 2. + RESET [I]: Tín hiệu khởi động lại 8088. Khi RESET=1 kéo di ít nhất trong thời gian 4 chu kỳ đồng hồ thì 8088 bị buộc phải khởi động lại: nó xoá các thanh ghi DS, ES, SS, IP v FR về 0 v bắt đầu thực hiện chơng trình tại địa chỉ CS:IP=FFFF:0000H (chú ý cờ IF 0 để cấm các yêu cầu ngắt khác tác động vo CPU v cờ TF 0 để bộ vi xử lý không bị đặt trong chế độ chạy từng lệnh). + CLK [I]: Tín hiệu đồng hồ (xung nhịp). Xung nhịp có độ rỗng l 77% v cung cấp nhịp lm việc cho CPU. + Vcc [I]: Chân nguồn. Tại đây CPU đợc cung cấp +5V10%, 340mA. + GND [O]: 2 chân nguồn để nối với điểm 0V của nguồn nuôi. + MN/ MX [I]: Chân điều khiển hoạt động của CPU theo chế độ MIN/MAX. Do 8088 có thể lm việc ở 2 chế độ khác nhau nên có một số chân tín hiệu phụ thuộc vo các chế độ đó. Chế độ MIN (Chân MN/ MX cần đợc nối thẳng vo +5V m không qua điện trở !) Trong chế độ MIN tất cả các tín hiệu điều khiển liên quan đến các thiết bị ngoại vi truyền thống v bộ nhớ giống nh trong hệ 8085 đều có sẵn bên trong 8088, vì vậy việc phối ghép với các thiết bị đó sẽ rất dễ dng v chính vì tận dụng đợc các phối ghép ngoại vi sẵn nên có thể giảm giá thnh hệ thống. + IO/ M [O]: Tín hiệu ny phân biệt trong thời điểm đã định phần tử no trong các thiết bị vo/ra (IO) hoặc bộ nhớ (M) đợc chọn lm việc với CPU. Trên bus địa chỉ lúc đó sẽ có các địa chỉ tơng ứng của các thiết bị đó. Chân ny ở trạng thái trở kháng cao khi P chấp nhận treo. + WR [O]: Xung cho phép ghi. Khi CPU đa ra WR = 0 thì trên bus dữ liệu các dữ liệu đã ổn định v chúng sẽ đợc ghi vo bộ nhớ hoặc thiết bị ngoại vi tại thời điểm đột biến W R =1. Chân WR ở trạng thái trở kháng cao khi P chấp nhận treo. + INT A [O]: Tín hiệu báo cho các mạch bên ngoi biết CPU chấp nhận yêu cầu ngắt INTR. Lúc ny CPU đa ra INTA = 0 để báo l nó đang chờ mạch ngoi đa vo số hiệu ngắt (kiểu ngắt) trên bus dữ liệu. + ALE [O]: Xung cho phép chốt địa chỉ. Khi ALE =1 có nghĩa l trên bus dồn kênh AD có các địa chỉ của thiết bị vo/ra hay của ô nhớ. ALE không bao giờ bị thả nổi (trong trạng thái trở kháng cao), khi CPU bị treo thì ALE=0. 153 + DT/ R [O]: Tín hiệu điều khiển các đệm 2 chiều của bus dữ liệu để chọn chiều chuyển của vận dữ liệu trên bus D. Chân ny ở trạng thái trở kháng cao khi P chấp nhận treo. + DEN [O]: Tín hiệu báo cho bên ngoi biết l lúc ny trên bus dồn kênh AD có dữ liệu ổn định. Chân ny ở trạng thái trở kháng cao khi P chấp nhận treo. + HOLD [I]: Tín hiệu yêu cầu treo CPU để mạch ngoi thực hiện việc trao đổi dữ liệu với bộ nhớ bằng cách thâm nhập trực tiếp (direct memory access, DMA). Khi HOLD = 1, CPU 8088 sẽ tự tách ra khỏi hệ thống bằng cách treo tất cả các bus A, bus D, bus C của nó (các bus ở trạng thái trở kháng cao) để bộ điều khiển DMA (DMA controller, DMAC) có thể lấy đợc quyền điều khiển hệ thống để lm các công việc trao đổi dữ liệu. Bảng 5.2. Các chu kỳ của bus qua các tín hiệu SS0 , IO/ M v DT/ R IO/ M DT/ R SS0 Chu kỳ điều khiển của bus 0 0 0 Đọc mã lệnh 0 0 1 Đọc bộ nhớ 0 1 0 Ghi bộ nhớ 0 1 1 Bus rỗi (nghỉ) 1 0 0 Chấp nhận yêu cầu ngắt 1 0 1 Đọc thiết bị ngoại vi 1 1 0 Ghi thiết bị ngoại vi 1 1 1 Dừng (Halt) + HLDA [O]: Tín báo hiệu cho bên ngoi biết yêu cầu treo CPU để dùng các bus đã đợc chấp nhận, v CPU 8088 đã treo các bus A, bus D v một số tín hiệu của bus C. + SS0 [O]: Tín hiệu trạng thái. Tín hiệu ny giống nh S0 trong chế độ MAX v đợc dùng kết hợp với IO/ M v DT/ R để giải mã các chu kỳ hoạt động của bus (xem bảng 5.2). Chế độ MAX ( Chân MN/ MX nối đất) Trong chế độ MAX một số tín hiệu điều khiển cần thiết đợc tạo ra trên cơ sở các tín hiệu trạng thái nhờ dùng thêm ở bên ngoi một mạch điều khiển bus 8288. Chế độ MAX đợc sử dụng khi trong hệ thống có mặt bộ đồng xử lý toán học 8087. 154 + S2 , S1 v S0 [O]: Các chân trạng thái dùng trong chế độ MAX để ghép với mạch điều khiển bus 8288. Các tín hiệu ny đợc 8288 dùng để tạo ra các tín hiệu điều khiển trong các chu kỳ hoạt động của bus. Các tín hiệu điều khiển đó đợc chỉ ra trong bảng 5.3. Bảng 5.3. Các tín hiệu điều khiển của 8288. S2 S1 S0 Chu kỳ điều khiển của bus Tín hiệu 0 0 0 Chấp nhận yêu cầu ngắt INTA 0 0 1 Đọc thiết bị ngoại vi IORC 0 1 0 Ghi thiết bị ngoại vi IOWC ,AIOWC 0 1 1 Dừng (Halt) Không 1 0 0 Đọc mã lệnh MRDC 1 0 1 Đọc bộ nhớ MRDC 1 1 0 Ghi bộ nhớ MWTC ,AMWC 1 1 1 Bus rỗi (nghỉ) Không + RQ/GT0 v RQ/GT1 [I/O]: Các tín hiệu yêu cầu dùng bus của các bộ xử lý khác hoặc thông báo chấp nhận treo của CPU để cho phép các bộ xử lý khác dùng bus. RQ/GT0 có mức u tiên cao hơn RQ/GT1. + LOC K [O]: Tín hiệu do CPU đa ra để cấm các bộ xử lý khác trong hệ thống dùng bus trong khi nó đang thi hnh một lệnh no đó đặt sau tiếp đầu LOCK. + QS0 v QS1 [O]: Tín hiệu thông báo các trạng thái khác nhau của đệm lệnh (hng đợi lệnh). Bảng 5.4 cho biết các trạng thái của đệm lệnh đợc mã hoá bằng các tín hiệu trên. Trong hệ vi xử lý với sự có mặt của bộ đồng xử lý toán học 8087, các tín hiệu ny đợc mạch 8087 dùng để đồng bộ quá trình hoạt động của nó với bộ vi xử lý 8088. Bảng 5.4. Các trạng thái của đệm lệnh. QS1 QS0 Trạng thái đệm lệnh 0 0 Không hoạt động 0 1 Đọc byte mã lệnh đầu tiên từ đệm lệnh 1 0 Đệm lệnh rỗng 1 1 Đọc byte tiếp theo từ đệm lệnh 155 1.2. Phân kênh để tách thông tin v việc đệm cho các bus Để giảm bớt khó khăn về mặt công nghệ do việc phải chế tạo nhiều chân cho các tín hiệu của vi mạch CPU, ngời ta đã tìm cách hạn chế số chân của vi mạch bằng cách dồn kênh nhiều tín hiệu trên cùng một chân. Ví dụ các chân AD0 - AD8 của 8088 đợc dồn kênh để có thể đa ra bên ngoi các thông tin về địa chỉ phần thấp v dữ liệu phần thấp. Khi nhận đợc các tín hiệu đó ở bên ngoi vi mạch, ta phải tiến hnh việc tách các tín hiệu để tái tạo lại các tín hiệu gốc cho các bus độc lập (bus địa chỉ v bus dữ liệu). Việc ny đợc thực hiện bằng cá ch sử dụng các vi mạch chức năng thích hợp ở bên ngoi (thông thờng thì đó l các mạch chốt). Ta cũng phải lm tơng tự nh vậy đối với các chân dồn kênh địa chỉ/trạng thái. Để hỗ trợ cho việc tách thông tin ny, CPU đa ra thêm xung ALE sao cho khi ALE ở mức cao sẽ có tác dụng báo cho bên ngoi biết lúc ny thông tin về địa chỉ tại các chân dồn kênh có giá trị. Xung ALE sẽ đợc dùng để mở các mạch chốt v tách đợc các thông tin về địa chỉ bị dồn kênh. Muốn nâng cao khả năng tải của các bus để đảm nhận việc nuôi các mạch bên ngoi, các tín hiệu ra v vo CPU cần phải đợc khuếch đại thông qua các mạch đệm một chiều hoặc hai chiều với các đầu ra thờng hoặc đầu ra 3 trạng thái. Hình 5.3 cho ta thấy một ví dụ đơn giản cách tổ chức việc tách tín hiệu địa chỉ từ các tín hiệu dồn kênh chỉ/dữ liệu hoặc địa chỉ/điều khiển bằng các mạch chốt 74LS373 v việc sử dụng các bộ khuếch đại đệm 74LS244 v 74LS245 cho các tín hiệu của bộ vi xử lý 8088 lm việc ở chế độ MIN. Hình 5.4 cung cấp cho ta hình ảnh tỉ mỉ hơn về một cách tổ chức cụ thể khác của các bus địa chỉ, dữ liệu v điều khiển thông qua lợc đồ của máy IBM PC/XT, trong đó bộ vi xử lý 8088 lm việc ở chế độ MAX. Bên cạnh CPU trên hình 5.4 ta còn thấy sự có mặt của các mạch phụ trợ của Intel nh: + bộ điều khiển bus 8288, + bộ tạo ra xung đồng hồ 8284, + bộ phối ghép ngoại vi song song 8255, + bộ điều khiển trao đổi dữ liệu bằng cách thâm nhập trực tiếp vo bộ nhớ 8237, + bộ điều khiển ngắt u tiên 8259, + bộ đếm/định thời gian 8253 v + chỗ cắm dnh cho bộ đồng xử lý toán học 8087. Một số mạch trong các mạch kể trên cũng sẽ đợc giới thiệu tại chơng ny v các chơng sau để ta có thể hiểu đợc hoạt động của ton hệ. Trên sơ đồ ny ta cũng thấy việc sử dụng các mạch chốt v mạch khuếch đại đệm thông dụng (các mạch 74LS373, 74LS244 v 74LS245) tại những chỗ cần thiết của bus địa chỉ, bus dữ liệu v bus điều khiển nh đã nói ở trên. 156 AD0 D0 AD0 D0 AD1 D1 AD1 D1 AD2 D2 liÖu AD2 D2 liÖu AD3 LS245 D3 AD3 LS245 D3 AD4 D4 d÷ AD4 D4 d÷ AD5 D5 AD5 D5 AD6 D6 Bus AD6 D6 Bus AD7 D7 AD7 D7 ALE G OC ALE G OC CPU 8088 A1 A0 LS373 CPU 8088 A1 A0 LS373 A8 A8 A7 A6 A5 A4 A3 A2 A8 A8 A7 A6 A5 A4 A3 A2 A9 A9 A9 A9 A10 A10 A10 A10 A11 A11 chØ A11 A11 chØ A12 LS244 A12 A12 LS244 A12 A13 A13 ®Þa A13 A13 ®Þa A14 A14 A14 A14 A15 OC1,2 A15 Bus A15 OC1,2 A15 Bus G OC G OC A16/S3 A16 A16/S3 A16 A17/S4 LS373 A17 A17/S4 LS373 A17 A18/S5 A18 A18/S5 A18 A19/S6 A19 A19/S6 A19 RD LS244 RD ®iÒu WR WR khiÓn RD LS244 RD ®iÒu WR WR khiÓn IO/M OC1 IO/M Bus IO/M OC1 IO/M Bus DT/R DEN G DIR DT/R DEN G DIR 157 H×nh 5.3. Bus hÖ thèng cã khuÕch ®¹i ®Öm. H×nh 5.3. Bus hÖ thèng cã khuÕch ®¹i ®Öm. 158 DMA Request (DRQ) lines DMA Controller H×nh 5.4. L−îc ®å cña m¸ y IBM PC/XT. from 8253 1.3. Mạch tạo xung nhịp 8284 Cho dù lm việc trong chế độ MIN hay MAX, CPU 8088 luôn cần xung nhịp (xung đồng hồ) từ mạch tạo xung nhịp 8284. Mạch tạo xung nhịp không những cung cấp xung nhịp với tần số thích hợp cho ton hệ m nó còn có ảnh hởng tới việc đồng bộ tín hiệu RESET v tín hiệu READY của CPU. Tên của các chân tín hiệu: CSYNC Vcc CSYNC[O]: Clock synchronisation PCLK X1 PCLK[O]: Peripheral clock AEN1 X2 AEN1,AEN2[I]: Address enable RDY1 ASYNC RDY1, RDY2[I]: Bus ready READY EFI READY[O]: Tới READY của 8088 RDY2 F/C CLK[O]: Tới READY của 8088 AEN2 OSC X1, X2[I]: Crystal CLK RES ASYNC[I[: Ready synchronisation GND RESET select EFI[I]: External frequency input 1 18 3 16 4 15 5 14 6 13 7 12 8 11 8284 2 17 9 10 F/C[I]:Frequecy/Crystal; OSC[O]: Osc output; RES[I]:Reset input; RESET[O]: Reset output. Hình 5. 5. Mạch tạo xung đồng hồ 8284 cho CPU 8088 ý nghĩa các tín hiệu + AEN1, AEN2: Tín hiệu cho phép chọn đầu vo tơng ứng RDY1, RDY2 lm tín hiệu báo tình trạng sằn sng của bộ nhớ hoặc thiết bị ngoại vi. + RDY1, RDY2: cùng với AEN1, AEN2 dùng để gây ra các chu kỳ đợi ở CPU. + ASYNC: Chọn đồng bộ hai tầng hoặc đồng bộ một tầng cho tín hiệu RDY1, RDY2. Trong chế độ đồng bộ một tầng (ASYNC=1) tín hiệu RDY có ảnh hởng đến tín hiệu READY tới tận sờn xuống của xung đồng hồ tiếp theo. Còn trong chế độ đồng bộ hai tầng (ASYNC=0) tín hiệu RDY chỉ có ảnh hởng đến tín hiệu READY khi có sờn xuống của xung đồng hồ tiếp theo. + READY: nối đến đầu vo READY của CPU. Tín hiệu ny đợc đồng bộ với các tín hiệu RDY1, RDY2. 159 [...]... 75% so với công xuất tiêu thụ khi nó ở chế độ tích cực Chân A0-A10 D0-D7 OE Vpp CE/PGM Chế độ Đọc Duy trì Ghi Kiểm tra ghi Cấm ghi A0-A10 : Địa chỉ D0-D7 : Dữ liệu OE :Cho phép đa dữ liệu ra CE/PGM:Chọn vỏ/Điều khiển ghi Vpp: Điện áp ghi CE/PGM OE Vpp Vcc D0-D7 [V] [V] 0 1 50 ms 0 x 1 +5 +5 + 25 +5 +5 +5 Dout HZ Din 0 0 0 1 + 25 + 25 +5 +5 Dout HZ x : Không quan tâm HZ: Trạng thái trở kháng cao Hình 5. 12... Tclkì91 Số nhịp cho 1 lần lm tơi 4 3 3 4 3 4 4 4 REFREQ 6 4- 95 6 4- 85 6 4-8 2 6 4- 85 6 4-8 0 6 4-7 7 6 4-8 8 RA0-RA7 MA0-MA7 CA0-CA7 A0-A7 ALE REN1 RAS0 ACR ACW CAS TMS 450 0A RAS CAS 2x4464 A0-A7 A1 7- A19 CS CAS RAS 2x4464 RDY CLK RDY CLK TWST RAS1 FS1 FS0 +5V 1k Hình 5. 26 TMS 450 0A v 128 KB DRAM tại địa chỉ 00000FH-1FFFFH Hình 5. 27 mô tả các xung của bộ điều khiển khi nó hoạt động Cần lu ý l xung yêu cầu lm... ttrễđệm = 40 ns Nh vậy các bộ nhớ nối với 808 8-5 MHz cần phải có thời gian thâm nhập nhỏ hơn: 3*T - ttrễđịachỉ - tgiữR - ttrễđệm = 600 - 110 - 30 - 40 = 420 ns Mặt khác với CPU 8088 5MHz thì độ rộng xung đọc l TRD = 3 25 ns, đó l thời gian đủ di để cho bộ nhớ với thời gian thâm nhập cỡ 420 ns lm việc Trong biểu đồ thời gian ghi (hình 5. 8) ta thấy phải có một thời gian giữ dữ liệu tối thiểu để ghi tgiữW... 1 65 Từ CS của mạch nhớ RDY1 AEN1 RDY2 0T 1T 2T 3T 4T 5T 6T 7T 8284 QA QB QC QD QE QF QG QH CLK LS164 CLR SI CLK READY +5V READY CLK 8088 RD WR INTA T1 T2 T3 Tw T4 CLK QA QB B QC RDY1 Hình 5. 10 Mạch tạo 0-7 trạng thái chờ (đang để l 1) v biểu đồ thời gian 166 2 Phối ghép 8088 với bộ nhớ 2.1 Bộ nhớ bán dẫn Trớc khi nói về phối ghép 8088 với bộ nhớ ta nói qua một chút về các bộ nhớ bán dẫn thờng dùng với. .. Phối ghép CPU 8088 -5 MHz với bộ nhớ Sau khi đã giới thiệu các phơng pháp giải mã cho mạch nhớ, trong phần ny ta sẽ giới thiệu cách phối ghép 8088 với bộ nhớ Có thể nói một cách tổng quát rằng nếu không có xung đột giữa tốc độ thâm nhập mạch nhớ v tốc độ CPU thì việc phối ghép CPU với bộ nhớ đơn giản chỉ l việc giải mã địa chỉ cho mạch nhớ Trong phần lớn các trờng hợp điều ny có thể đúng cho các mạch nhớ. .. 74LS138, mạch giải mã 3-8 (hình 5. 18) Bus A A0-A12 Bus D 276 4- 15 D0-D7 RD OE A13 A14 A 15 A16 A17 A18 IO/M A19 A B C LS138 G2A G2B G1 y0 y1 y2 y3 y4 y5 y6 y7 f0000-f1fff CE Các chân chọn vỏ cho 7 mạch 276 4- 15 khác fe000-fffff Hình 5. 19 Sơ đồ bộ giải mã dùng 74LS138 Ví dụ Giả thiết ta cần dnh riêng vùng nhớ 64 KB có địa chỉ F0000H-FFFFFH, cho các mạch nhớ EPROM 8 KB (dùng 8x276 4- 15, tac = 150 ns) Hãy dùng mạch... dữ liệu Các tín hiệu dữ liệu thờng l đầu ra đối với mạch ROM hoặc đầu vo/ra dữ liệu chung (2 chiều) đối với mạch RAM Cũng tồn tại mạch nhớ RAM với đầu ra v đầu vo dữ liệu riêng biệt Đối với RAM loại ny, khi dùng trong mạch của bus dữ liệu ngời sử dụng phải nối 2 đầu đó lại Các mạch nhớ thờng có đầu ra dữ liệu kiểu 3 trạng thái Số đờng dây dữ liệu quyết định độ di từ nhớ của mạch nhớ Thông thờng ngời... nhớ SRAM dung lợng 32Kx8 (62 256 LP-10) với thời gian thâm nhập cỡ 100 ns chế tạo theo công nghệ CMOS v một loại SRAM khác chế tạo theo công nghệ lỡng cực 8 KB - 128 KB có thời gian thâm nhập 15 ns A0-A10 D0-D7 OE WE CS A0-A10: Địa chỉ D0-D7 : Dữ liệu OE: Cho phép đa dữ liệu ra WE: Cho phép ghi CS: Chọn vỏ Hình 5. 13 Bộ nhớ RAM tĩnh TMS 4016(2Kx8) Bộ nhớ RAM động (DRAM) Bộ nhớ DRAM lu giữ thông tin bằng... A0-A11 Bus D 2732 D0-D7 tới RDY1 của 8284 RD A 15 A16 A17 A18 A19 A12 A13 A14 A B C LS138 CS + Vcc G2A G2B G1 y0 y1 y2 y3 y4 y5 y6 y7 OE f8000-f8fff CE Các chân chọn vỏ cho 7 mạch 2732 khác FF000-FFFFF IO/M Hình 5. 21 Phối ghép Eprom 2732 - 450 ns với CPU 8088 - 5MHz Việc phối ghép SRAM với 8088 thờng đơn giản hơn so với EPROM vì SRAM có tốc độ nhanh nên không cần mạch xen thêm chu kỳ đợi Trong hình 5. 23... đợc tổ hợp thnh bộ nhớ kiểu SIMM (single in-line memory module) hay SIP (single in-line package) dùng trong các máy vi tính thế hệ mới Trên hình 5. 15 l ví dụ của vi mạch nhớ TMX4C1024 dung lợng 1 Mx1 với thời gian thâm nhập 60 ns Di A0-A9 D0 WE A0-A9: Địa chỉ Di: Dữ liệu vo D0: Dữ liệu ra CAS: Xung cho phép chốt địa chỉ cột RAS: Xung cho phép chốt địa chỉ hng WE: Cho phép ghi CAS RAS Hình 5. 15 Bộ nhớ . H×nh 5. 10. M¹ch t¹o 0-7 tr¹ng th¸i chê (®ang ®Ó lμ 1) vμ biÓu ®å thêi gian. 166 2. Phối ghép 8088 với bộ nhớ 2.1. Bộ nhớ bán dẫn Trớc khi nói về phối ghép 8088 với bộ nhớ ta nói. 3*T - t trễđịachỉ - t giữR - t trễđệm = 600 - 110 - 30 - 40 = 420 ns. Mặt khác với CPU 8088 5MHz thì độ rộng xung đọc l T RD = 3 25 ns, đó l thời gian đủ di để cho bộ nhớ với thời. Chơng 5 Ghép 8088 Với bộ nhớ v Tổ chức vo/ra dữ liệu 1. Giới thiệu các tín hiệu của 8088 v các mạch phụ trợ 8284, 8288 1.1. Các tín hiệu của 8088 Hình 5. 1 thể hiện việc chia