25 Bài 3: hợp kênh và phân kênh (Multiplexer and Demultiplexer) A. Phần tóm tắt lý thuyết Các mạch logic đợc phân làm hai loại : Mạch tổ hợp (Combinational logic circuits) và mạch kế tiếp hay còn gọi là mạch dãy (Sequential logic circuits). Mạch logic tổ hợp là những mạch có giá trị lối ra tại một thời điểm là xác định chỉ phụ thuộc vào các giá trị lối vào ở thời điểm đó. Không phụ thuộc giá trị lối ra ở thời điểm quá khứ. Mạch tổ hợp đợc xây dựng từ các cửa logic cơ bản. Căn cứ vào các thuật toán logic ta sẽ thiết kế đợc mạch điện tử ví dụ nh hợp kênh, phân kênh, giải mã (decoder), cộng (adder), trừ (subtractor), đơn vị logic số học (Arithmetic logic Unit) Mạch dãy là những mạch có giá trị lối ra ở một thời điểm nào đó không chỉ phụ thuộc vào các giá trị lối vào ở thời điểm đó mà còn phụ thuộc vào giá trị lối ra của nó ở thời điểm trớc đó. Nh vậy mạch dãy đợc xây dựng từ các phần tử nhớ đó là các trigơ hay còn gọi là Flip - Flop. Giá trị đặc biệt của mạch dãy ở tính chất nhớ của chúng. Bộ ghi dịch, bộ đếm thuộc về mạch dãy. 1. Hợp kênh (MUX). Hợp kênh là một mạch tổ hợp có nhiều đầu vào nhng chỉ có một đầu ra. Hợp kênh làm nhiệm vụ nh một khoá chuyển mạch. Nó chuyển số liệu (data) từ một trong số đầu vào D 0 , D 1 , D 2 đến đầu ra Y . Việc lựa chọn cho dữ liệu nào đợc chuyển ra đầu ra Y nhờ tín hiệu logic tác dụng vào đầu chọn lọc (Selection) S 0 , S 1 , S 2 và cổng cho phép G (gate). Ví dụ với hợp kênh 4 đờng vào, 1 đờng ra (một nửa IC 74LS153) có sơ đồ và hoạt động theo bảng chân lý sau: D 3 D 2 D 1 D 0 G S 0 S 1 Y d 3 d 2 d 1 d 0 d 3 d 2 d 1 d 0 d 3 d 2 d 1 d 0 d 3 d 2 d 1 d 0 d 3 d 2 d 1 d 0 1 x x 0 0 0 0 0 1 0 1 0 0 1 1 1 d 0 d 1 d 2 d 3 26 Các ký hiệu d 0 , d 1 , d 2 , d 3 chỉ các thông tin logic tơng ứng với các đầu vào D 0 , D 1 , D 2 , D 3 . Cách viết nh vậy mang tính chất tổng quát hơn. Bộ hợp kênh nếu có n đầu vào dữ liệu thì số đầu chọn lọc S phải thỏa mãn: S = log 2 n Hợp kênh làm nhiệm vụ chọn lọc cho nên còn có tên là bộ chọn (Selector). Vi mạch 74LS153 chứa 2 bộ hợp kênh vào 4 ra 1. D3 D2 D1 D0 S0 S1 G 74LS153 I3a I2a I1a I0a S1 S0 I3b I2b I1b I0b Ea Eb Ya Yb 74LS153 27 2. Phân kênh (DMUX) Phân kênh là một mạch tổ hợp có một đầu vào nhng có nhiều đầu ra. Nh vậy phân kênh hoạt động theo nguyên tắc ngợc lại với hợp kênh. Nhiệm vụ của phân kênh giống nh các khoá chuyển mạch, nó chuyển số liệu (data) từ một đầu vào và phân phát đến một trong số các đầu ra. Dới đây là s đồ logic của một phân kênh vào 1 ra 4. Đầu vào số liệu D, hai đầu chọn là S 0 và S 1 , đầu ra Y 0 , Y 1 , Y 2 , Y 3 . Nếu gọi n là số đầu ra, S là số đầu chọn thì giữa n và S có mối quan hệ giống nh hợp kênh: S = log 2 n D S 1 S 0 3 Y 2 Y 1 Y 0 Y d 0 0 d 0 1 d 1 0 d 1 1 1 1 1 d 1 1 d 1 1 d 1 1 d 1 1 1 Y3 Y2 Y1 Y0 D S0 S1 28 ở đây d là thông tin logic của đầu vào dữ liệu D. Sơ đồ logic trên đây giống hệt một nửa sơ đồ logic của IC 74LS139. Cần lu ý rằng một số phân kênh đợc dùng làm bộ giải mã (chuyển tín hiệu đầu vào theo mã này đến đầu ra theo mã khác). Do đó trong một số sách cẩm nang 74LS139 đợc xếp vào loại giải mã/phân kênh (DECODER / DEMULTIPLEXER). A1a A0a Ea A1b A0b Eb Q3a Q2a Q1a Q0a Q3b Q2b Q1b Q0b 74LS139 29 B. Phần thực nghiệm 1. Nghiên cứu sự hoạt động của phân kênh 74LS139 vào 1 ra 4 và kiểm tra bảng chân lý của nó. Sơ đồ thí nghiệm: Các bớc tiến hành thí nghiệm: Bớc1: Thực hiện vẽ mạch nh hình trên bằng cách sử dụng: 01 Phân kênh vào 1 ra 4 [Digital by Function/Decoder/74LS139] 03 Logic switch [Switches/Digital/Logic Switch] (s) 04 Logic Display [Displays/Digital/Logic Display] (9) Chú ý: [ ] Đờng dẫn để lấy linh kiện trong th viện ( ) Ký hiệu phím tắt Bớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút Run trên thanh công cụ. Kích chuột vào các logic switch để lần lợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra L 0 , L 1 , L 2 , L 3 . Bớc 3: - Thay đổi các giá trị logic lối vào D, S 0 , S 1 thông qua các logic switch, quan sát giá trị logic lối ra L 0 , L 1 , L 2 , L 3 và điền đầy đủ vào bảng chân lý. - So sánh với bảng chân lý ở phần lý thuyết 2. Xây dựng phân kênh vào 1 ra 8 bằng 74LS139 Sơ đồ thí nghiệm Đầu vào Đầu ra DS 1 S 0 L 3 L 2 L 1 L 0 1xx 000 001 010 011 S1 5V S0 5V D 0V L3 L2 L1 L0 74LS139 A1a A0a Ea A1b A0b Eb Q3a Q2a Q1a Q0a Q3b Q2b Q1b Q0b 30 Các bớc tiến hành thí nghiệm: Bớc1: Thực hiện vẽ mạch nh hình trên bằng cách sử dụng: 01 Phân kênh vào 1 ra 4[Digital by Function/Decoder/74LS139] 03 Logic switch [Switches/Digital/Logic Switch] (s) 04 Logic Display [Displays/Digital/Logic Display] (9) Bớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút Run trên thanh công cụ. Kích chuột vào các logic switch để lần lợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra. Bớc 3: - Thay đổi các giá trị logic lối vào G, S 0 , S 1 , S 2 thông qua các logic switch, quan sát giá trị logic lối ra L 0 , L 7 và điền đầy đủ vào bảng chân lý. - So sánh với bảng chân lý ở phần lý thuyết Đầu vào Đầu ra D S 2 S 1 S 0 7 Y 6 Y 5 Y 4 Y 3 Y 2 Y 1 Y 0 Y 1 x x x 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 31 3. Xây dựng phân kênh vào 1 ra 8 bằng 74LS139 và Không Và 74LS00 Sơ đồ thí nghiệm Các bớc tiến hành thí nghiệm: Bớc1: Thực hiện vẽ mạch nh hình trên bằng cách sử dụng: 01 Phân kênh vào 1 ra 4 [Digital by Function/Decoder/74LS139] 03 Logic switch [Switches/Digital/Logic Switch] (s) 04 Logic Display [Displays/Digital/Logic Display] (9) Bớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút Run trên thanh công cụ. Kích chuột vào các logic switch để lần lợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra L. Bớc 3: - Thay đổi các giá trị logic lối vào D, S 0 , S 1 , S 2 thông qua các logic switch, quan sát giá trị logic lối ra L và điền đầy đủ bảng chân lý. - So sánh với bảng chân lý ở phần lý thuyết 32 4. Kiểm tra kiến thức a) Hãy thiết kế hợp kênh vào 2 ra 1 bằng các cửa không và (74LS00) - Vẽ sơ đồ khối. - Lập bảng chân lý - Viết hàm logic - Vẽ mạch b) Cho trớc sơ đồ logic hình dới đây - Điền đầy đủ vào chỗ trống của bảng chân lý. - Viết hàm logic - Kết luận đây là mạch gì Đầu vào Đầu ra D S 2 S 1 S 0 7 Y 6 Y 5 Y 4 Y 3 Y 2 Y 1 Y 0 Y 1 x x x 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 Y G D3 D2 D1 D0 S0 S1 33 C. Phô lôc Giíi thiÖu DataSheet c¸c h·ng s¶n xuÊt IC trªn thÕ giíi cña mét sè IC th«ng dông sö dông trong bµi thùc hµnh. 1. Ph©n kªnh hä 74LS139 (MUX) Tªn IC: 74LS139 34 2. Hîp kªnh vµo 4 ra 1 Tªn IC: 74x153 (TTL) . 74LS1 53) có sơ đồ và hoạt động theo bảng chân lý sau: D 3 D 2 D 1 D 0 G S 0 S 1 Y d 3 d 2 d 1 d 0 d 3 d 2 d 1 d 0 d 3 d 2 d 1 d 0 d 3 d 2 d 1 d 0 d 3 d 2 . 74LS 139 Sơ đồ thí nghiệm Đầu vào Đầu ra DS 1 S 0 L 3 L 2 L 1 L 0 1xx 000 001 010 011 S1 5V S0 5V D 0V L3 L2 L1 L0 74LS 139 A1a A0a Ea A1b A0b Eb Q3a Q2a Q1a Q0a Q3b Q2b Q1b Q0b 30 . đó trong một số sách cẩm nang 74LS 139 đợc xếp vào loại giải mã/phân kênh (DECODER / DEMULTIPLEXER). A1a A0a Ea A1b A0b Eb Q3a Q2a Q1a Q0a Q3b Q2b Q1b Q0b 74LS 139 29 B. Phần thực nghiệm