Luận văn thiết kế hệ thống xử lý video trên FPGA(CycloneII)

iii TÓM TẮT LUẬN VĂN Luận văn này trình bày về thiết kế hệ thống xử lý ảnh Video trên FPGA(CycloneII) bao gồm các thành phần: thu nhận và số hóa tín hiệu Video Analog, xử lý ảnh Video số, hiển thò lên VGA. Cyclone II giao tiếp với bên ngoài thông qua KIT DE2 (Ngoài CycloneII, các thành phần tích hợp trên KIT DE2 mà ta sẽ sử dụng là: chip mã hóa tín hiệu Video Analog ADV7181B; SDRAM IS42S16400 để lưu trữ và xuất frame ảnh hợp lý; chip ADV7123 để hiển thò ảnh lên màn hình). Quá trình thực hiện luận văn sẽ bao gồm các công đoạn: Về cơ sở lý thuyết cần tìm hiểu:  Cách thức cài đặt chế độ hoạt động và cấu trúc của tín hiệu số ngõ ra của ADV7181B.  Nguyên tắc cơ bản về hoạt động của SDRAM.  Các phương pháp và giải thuật xử lý ảnh.  Cách thức hiển thò hình ảnh lên màn hình. Thực hiện thiết kế lên CycloneII với phần mềm Quartus và Verilog HDL với các khối:  Cài đặt chế độ hoạt động cho ADV 7181B thông qua giao thức I2C.  Nhận biết và tách các dữ liệu cần thiết trong chuỗi byte do ADV7181B đưa ra.  Lưu trữ rồi xử lý frame ảnh theo 1 số các phương pháp đã tìm hiểu.  Xuất ảnh ra màn hình thông qua chip điều khiển quét màn hình ADV7123. Xử lý ảnh là lónh vực rất rộng lớn và đang phát triển mạnh mẽ. Ta chỉ tìm hiểu và thực hiện một số phương pháp cơ bản. Chương 1: KIT DE2 của Altera Trang 1 PHẦN I: GIỚI THIỆU TỔNG QUAN CHƯƠNG 1: KIT DE2 CỦA ALTERA 1.1 SƠ LƯC Trong đề tài luận văn, ta sẽ sử dụng phần mềm Quartus II để tổng hợp chương trình sau đó dòch ra mã hex và lập trình hệ thống lên chip FPGA Cyclone II trên kit DE2 của Altera thông qua JTAG USB. Hình 1.1: Kit DE2 Kit DE2 có rất nhiều tính năng cho phép các nhà thiết kế thực hiện một khối lượng lớn các hệ thống, mạch chức năng từ đơn giản đến phức tạp. Dưới đây là các tính năng được cung cấp sẵn trên kit DE2:  Altera Cyclone II 2C35 FPGA  Altera Serial Configuration device - EPCS16 Chương 1: KIT DE2 của Altera Trang 2  USB Blaster dùng để lập trình hệ thống từ PC, hỗ trợ các chế độ JTAG cũng như điều khiển trực tiếp khi sử dụng NIOS II  512 – Kbyte SRAM  8 – Mbyte SDRAM  4 – Mbyte Flash memory  Khe cắm SD Card  4 phím nhấn PushButton KEY[3:0]  18 Switch (cấp mức ‘0’ hay ‘1’)  18 đèn LEDR và 9 đèn LEDG  Có hai nguồn clock là 50 MHz và 27 MHz  Chip giải mã âm thanh 24 bits với các jack cắm line-in, line-out và microphone  VGA DAC (10-bit high-speed triple DACs) với cổng VGA  TV Decoder (NTSC/PAL) với TV-in (Video-in)  Cổng 10/100 Ethernet  Bộ điều khiển USB host/slave  RS – 232 với cổng kết nối 9 chân  Cổng PS/2 giao tiếp với chuột và keyboard  Cổng hồng ngoại  40 chân để mở rộng Khi tổng hợp chương trình rồi gắn chân cho hệ thống, ta chỉ cần khai báo chân đúng theo tên của bảng chân trong file Excel DE2_pin_assignments đi kèm với đóa cài. Rồi thực hiện File Menu >> Assignments >> Import Assignments >> Browser  đến file đó. Chương trình Quartus II sẽ tự động gắn chân theo đúng bảng chân trên. Trong đề tài, các thành phần của Kit DE2 mà ta sẽ sử dụng là Cyclone II 2C35 FPGA, cổngTV-IN (ADV7181B) để nhận dữ liệu Video, SDRAM để lưu trữ các frame ảnh, cổng VGA (ADV7123) để truyền ảnh lên monitor. Altera Cyclone II 2C35 FPGA vốn đã rất quen thuộc với sinh viên của bộ môn Điện Tử nên không đề cập lại nữa. Tiếp theo ta tìm hiểu sơ lược hoạt động của ADV7181B, SDRAM. Chương 1: KIT DE2 của Altera Trang 3 1.2 CHIP MÃ HÓA TÍN HIỆU VIDEO ADV7181B: 1.2.1 CHỨC NĂNG VÀ DẠNG DỮ LIỆU NGÕ RA Nguồn ảnh cần xử lý là tín hiệu analog video do DVD player xuất ra. Kết nối ngõ ra TV-Out composite của DVD Player với cổng TV-In trên Kit DE2 thì bộ ADV7181B sẽ số hóa tín hiệu này sang chuẩn ITU-RTBT 656 là chuỗi các frame ảnh. Mỗi điểm trong frame ảnh thu về được biểu diễn dưới dạng I(x,y) trong đó x,y là tọa độ của pixel trên frame và I là mức xám tương ứng của pixel đó. Như vậy 1 frame ảnh thu được sẽ được biểu diễn dưới dạng một ma trận 2 chiều 720 x 525 với 720 là số pixel trên 1 hàng, 525 là số hàng trong 1 frame. chuẩn Video ITU – RBT 601: Chuẩn ITU – R BT 601/656 đònh nghóa một thiết kế cho việc mã hoá đan xen một khung bao gồm 525 (hoặc 625) line tín hiệu video tương tự thành dạng số, truyền tín hiệu với xung clock 27Mhz. Một single horizontal line có cấu trúc: EAV, BLANKING và SAV là các trường (field) phân biệt để đồng bộ dữ liệu được truyền. EAV và SAV đều là các trường 4 byte : -EAV: cho biết điểm kết thúc của Active Video Data trong line hiện hành cũng như là điểm bắt đầu của line tiếp theo. -SAV: báo hiệu điểm bắt đầu của Active Video Data trong line hiện hành. FFh 00h 00h XY Byte thứ tư XY chứa thông tin về trường được truyền,tình trạng của khoảng trống (field blanking) theo chiều dọc (Vertical) hoặc của dòng trống (line blanking) theo chiều ngang (horizontal): Chương 1: KIT DE2 của Altera Trang 4 Bit Symbol Chức năng 7 1 Luôn ở mức 1 6 F Field Bit: 0 => Filed1; 1 => Filed2 5 V Vertical Blanking Status Bit: -Lên mức cao khi ở vertical field blanking interval. -Xuông mức thấp ở các trường hợp khác. 4 H Horizontal Blanking Status bit: -Nếu là trường SAV thì ở mức 0. -Nếu là trường EAV thì ở mức 1. 3 P3 Protection bit 3 2 P2 Protection bit 2 1 P1 Protection bit 1 0 P0 Protection bit 0 Các Protection Bits thì dùng để kiểm tra và sửa lỗi phụ thuộc vào các bit F, V, H. Nhưng khi nhận Video Stream ta có thể bỏ qua các bit này nên ta không xét đến. Ý nghóa của các bit F và V là để đảm bảo sự đồng bộ các horizontal line trong một frame theo chiều dọc: Chương 1: KIT DE2 của Altera Trang 5 Cách đặt giá trò các bit F, V theo các trường (Field 1 hoặc 2) và tính hiệu dụng (Active or Blanking) sẽ được hiểu rõ hơn qua bảng mô tả một frame gồm 525 horizontal line sau: -Field1 (F=0): 262 line từ line 4 đến line 265; Field 2(F=1): 263 line từ line 266 đến line 3 -Active or Blanking: các Active video data và các Vertical Blanking Interval được sắp xếp xen kẽ nhau: Active portion(V = 0): Odd Field: 244 line từ 20 -> 263; Even Field: 243 line từ 283 -> 525; Vertical Blanking Interval (V = 1): 38 line gồm 19 line từ 1 -> 19 và 19 line từ 266 -> 282; Hình 1.2: Frame ảnh theo chuẩn ITU656 Chương 1: KIT DE2 của Altera Trang 6 Một horizotal line tín hiệu sẽ gồm các thành phần sau: Blanking: Trong suốt thời gian truyền tín hiệu Video, ở giữa các Active video signal segments sẽ là các horizontal blanking interval. Giá trò của các byte trong trường này sẽ phải phù hợp với cấp độ (levels) của các tín hiệu Cb, Cr và Y tương ứng theo quy tắc sau: Cb = 80h; Y = 10h; Cr = 80h ta có chuỗi byte : 80h,10h,80h, . . . .80h,10h. Tuỳ vào số line tín hiệu mà chuỗi này sẽ bao gồm 268 byte (khung 525 line) hoặc là 280 byte (khung 625 line) Active Video Data: Có tất cả 1440 byte chứa đựng các thông tin về ảnh: 720 giá trò Y (luminace-brightness); 360 giá trò Cr (red chrominace); 360 giá trò Cb (blue chromiance) được sắp xếp theo từng nhóm cứ một Cb và Cr thì có 2 giá trò Y: CbYnCrYn+1 tạo thành chuỗi: Cb0Y0Cr0Y1Cb1Y2Cr1Y3 Cb359Y718Cr359Y719. Các trường SAV và EAV: mỗi trường dài 4 byte Vậy trong hệ thống 525 line thì một Horizontal line sẽ bao gồm 1716 byte. 1.2.2 GIAO THỨC CÀI ĐẶT I2C ADV7181B hỗ trợ một giao diện kết nối 2 dây tuần tự ‚a 2-wire serial interface‛ I2C. Hai ngõ vào : dữ liệu tuần tự SDA, xung clock tuần tự SCLK mang thông tin giữa ADV7181B với bộ điều khiển hệ thống I2C. Mỗi thiết bò tớ(Slave) sẽ được nhận ra bởi một đòa chỉ duy nhất. Các chân I2C của ADV7181B cho phép người dùng cài đặt, cấu hình bộ mã hóa và đọc ngược lại dữ liệu VBI (vertical blank interval) bắt được. ADV7181B có 4 đòa chỉ Slave cho cả thao tác đọc và ghi phụ thuộc vào mức logic của chân ALSB. ALSB điều khiển bit 1 của đòa chỉ Slave ( Slave_address[1] ) bởi việc thay đổi chân này có thể điều khiển được cả hai bộ ADV7181B mà không có sự xung đột vì trùng đòa chỉ Slave. Bit thấp nhất của đòa chỉ Slave ( LSB hay là Slave_address[0] ) quyết đ̣nh thao tác ghi hay đọc: mức 1 đọc và mức 0 thì ghi. đây ta chỉ sử dụng 1 bộ ADV7123, giao thức I2C chủ yếu dùng để nạp dữ liệu cho các thanh ghi nên chọn đòa chỉ Slave cho chip mã hóa này là 0x40h từ bảng giá trò đòa chỉ I2C Slave dưới đây: Chương 1: KIT DE2 của Altera Trang 7 I2C Addres s for ADV7181B ALSB R/ W Slave Ad dress 0 0 1 1 0 1 0 1 0x40h = 0000’xxxx’0100’0000b 0x41h = 0000’xxxx’0100’0001b 0x42h = 0000’xxxx’0100’0010b 0x43h = 0000’xxxx’0100’0011b Để điều khiển thiết bò trên Bus thì phải có một giao thức đặc biệt đi kèm. Đầu tiên Master sẽ khởi động truyền dữ liệu bằng việc thiết lập điều kiện bắt đầu( SDA từ 1 xuống 0 trong khi SCLK vẫn ở mức cao ) ở đây ta gọi là START, nó ám chỉ rằng theo sau đó là một luồng đòa chỉ hay dữ liệu. Các ngoại vi đáp trả lại START và dòch chuyển 8 bit tiếp theo (7 bit đòa chỉ và 1 bit đọc/ghi ), các bít này được truyền từ bit cao(MSB) đến thấp(LSB) . Các ngoại vi khi đã nhận ra các đòa chỉ được truyền thì đáp ứng bằng cách giữ SDA = 0 trong toàn bộ chu kỳ thứ 9 của xung clock gọi là ACK. Các thiết bò khác thì sẽ rút khỏi Bus tại điểm này và bảo toàn trạng thái IDE( khi cả SDA và SCLK đều ở mức cao để cho các thiết bò theo dõi 2 line này, chờ START và đòa chỉ được truyền đúng ). Bit đọc/ghi chỉ ra hướng của dữ liệu, LSB = 0/1 thì Master ghi/đọc thông tin vào/từ ngoại vi. ADV7181B hoạt động như thiết bò Slave tiêu chuẩn trên Bus, chứa 196 đòa chỉ con( Subaddress là độ lệch của đòa chỉ cần thao tác với đòa chỉ thiết bò) để cho phép truy cập các thanh ghi nội. Điều đó giải thích rằng byte đầu tiên là đòa chỉ của thiết bò và byte thứ hai là đòa chỉ con đầu tiên. Các đòa chỉ con này tự động tăng dần cho phép truy đọc/ghi ở đòa chỉ con bắt đầu. Sự truyền dữ liệu thì luôn bò ngắt bởi điều kiện dừng (STOP). Người dùng có thể truy cập tới bất cứ duy nhất 1 thanh ghi ở đòa chỉ con trên cơ sở 1-1 khi không có sự cập nhật toàn bộ các thanh ghi. Ở đề tài này ta không sử dụng chế độ cập nhật toàn bộ mà chỉ truy cập vào các thanh ghi cần thiết ở các đòa chỉ con trên cơ sở 1-1. START và STOP có thể xuất hiện ở bất kì đâu trong sự truyền dữ liệu, nếu các điều kiện này được khẳng đònh ở ngoài chuỗi liên tục với các thao tác đọc và ghi thông thường, thì nó tác động làm bus trở về trạng thái IDE. Nếu đòa chỉ người dùng phát ra không phù hợp( invalid ) thì ADV7181B sẽ không gửi xác nhận ACK và trở về trạng thái IDE. Nếu các đòa chỉ con tự động tăng dần rồi vượt quá giới hạn đòa chỉ con cao nhất: Chương 1: KIT DE2 của Altera Trang 8  Nếu đang đọc thì những giá trò chứa đựng trong thanh ghi có đòa chỉ con cao nhất sẽ được tiếp tục đọc cho đến khi Master phát 1 NACK (SDA không bò đưa xuống mức thấp trong toàn bộ chu kỳ thứ 9) để chỉ rằng việc đọc kết thúc.  Nếu đang ghi thì những giá trò của byte không phù hợp sẽ không được load Hình 1.3: Truyền dữ liệu trên Bus và chuỗi đọc và ghi tuần tự với giao thức I2C  Truy cập các thanh ghi: MPU có thể viết hoặc đọc các thanh ghi ngoại trừ các ở đòa chỉ con, chúng chỉ được ghi, chúng chỉ ra các thanh ghi mà tác vụ đọc hay ghi tiếp theo truy cập đến. Mọi sự giao tiếp với phần này thông qua Bus START với một sự truy cập các thanh ghi này. Các thao tác ghi hay đọc sẽ được thực hiện từ/đến đòa chỉ đích, rồi tăng lên đòa chỉ tiếp theo đến khi một lệnh STOP trên Bus được thực thi.  Lập trình các thanh ghi: cấu hình cho từng thanh ghi, thanh ghi giao tiếp gồm 8 bít chỉ được ghi. Sau khi thanh ghi này được truy cập trên bus và một thao tác đọc/ghi được lựa chọn, các đòa chỉ con được cài đặt chỉ ra các thanh ghi mà các tác vụ sẽ đặt tới.  Chọn lựa thanh ghi: (SR đến SR0) những bít này được cài đặt để chỉ ra đòa chỉ bắt đầu được yêu cầu.  Chuỗi I2C : được sử dụng khi cần các thông số vượt quá 8 bit, vì vậy nó phải được phân phối trên ít nhất là 2 thanh ghi của I2C: Khi một thông số được thay đổi bởi 2 lần ghi thì nó có thể giữ giá trò không phù hợp (invalid) trong khoảng thời gian lần đầu và lần cuối I2C được hoàn thành, có nghóa là các bit đầu của nó có thể mang giá trò mới trong khi các bit còn lại vẫn giữ giá trò cũ. Chương 1: KIT DE2 của Altera Trang 9 Để tránh sai sót này chuỗi I 2 C sẽ giữ các bit giá trò cập nhật của các thông số trong bộ nhớ cục bộ, và các bit của chuỗi I 2 C được cập nhật với nhau một lần khi tác vụ ghi vào thanh ghi cuối cùng hoàn thành. Tác vụ hợp lý trên chuỗi I 2 C sẽ dựa trên các cơ sở sau: Các thanh ghi dành cho chuỗi I 2 C sẽ được ghi theo thứ tự tăng dần đòa chỉ các thanh ghi. Ví dụ: HSB[10:0] thì ghi lên 0x34 trước rồi ngay lập tức ghi thêm vào 0x35. 1.2.3 CÀI ĐẶT CẤU HÌNH HOẠT ĐỘNG : Dưới đây là bảng mô tả các thanh ghi và các giá trò cần được cài đặt để phát hiện chuẩn Video Analog NTSC 525 line ở ngõ vào và mã hóa sang chuẩn ITU656 ở ngõ ra: Bảng 1.1: Cài đặt giá trò cho các thanh ghi của ADV7181 tương ứng sudadd Thanh ghi Giá trò cài đặt Chú giải 0x00h Input Control 00h: để chọn ngõ vào là dạng hỗn hợp (Composite) và có thể tự động phát hiện ra 1 trong các chuẩn: SECAM, PAL( B/G/H/I/D ), NTSC ( không có pedestal ) 50h:để phát hiện chuẩn NTSC-M -4 bit thấp dùng để chọn đònh dạng ngõ vào. -4 bit cao dùng để chọn chế độ khi mà ngõ vào là các chuẩn Video (PAL, NTSC, SECAM ) thì ADV7818 có thể tự phát hiện. 0x04h Extended Output Control 02h: cho phép bộ giải mã kết nối trực tiếp với bộ mã hóa -bit 1 quyết đònh bộ giải mã có kết nối trực tiếp với bộ mãù hóa hay không. 0x08h Contrast Register điều chỉnh độ tương phản nhờ vào độ lợi của thành phần Luma -Tùy vào giá trò thanh ghi này mà tính độ lợi thành phần Luma 0x0Ah Brightnes Register Điều chỉnh độ sáng của tín hiệu Video -Tùy vào giá trò thanh ghi này Để tính độ sáng [...]... Chương 2: Lý thuyết Xử lý ảnh CHƯƠNG 2 : LÝ THUYẾT XỬ LÝ ẢNH 2.1 GIỚI THIỆU Xử lý ảnh số có nhiều ứng dụng thực tế Một trong những ứng dụng sớm nhất là vào năm 1964 đã sử dụng máy tính xử lý thành công ảnh chụp mặt trăng do vệ tinh gửi về Hệ thống chụp hình gắn trên vệ tinh thì bò hạn chế về kích thước và trọng lượng, do đó ảnh nhận được thường bò mờ, méo hình học và nhiễu nền Các phương pháp xử lý ảnh... ảnh số (video decoder) Tín hiệu ảnh sau khi được số hóa còn được mã hóa theo những chuẩn video (video format) nhất đònh trước khi được đưa vào quá trình lưu trữ và xử lý Các chuẩn video thường gặp như IUTR-BT 656, 601 Trang 23 Chương 2: Lý thuyết Xử lý ảnh Tiền xử lý ảnh : Sau khi ảnh số được thu thập dưới dạng tín hiệu số, cần phải trải qua giai đoạn tiền xử lý Chức năng chủ yếu của tiền xử lý là cải... HDL và giao tiếp với kit DE2  Thiết kế khối lọc trung bình và dò biên cho ảnh ngõ ra bằng Verilog HDL  Giao tiếp với ADV7181B, VGA, SDRAM trên kit DE2  Hiển thò kết quả lên Monitor và so sánh với tín hiệu gốc Trang 33 Chương 4: Sơ lược hệ thống 4.3 SƠ ĐỒ THIẾT KẾ VÀ NGUYÊN LÝ HOẠT ĐỘNG 4.3.1 SƠ ĐỒ THIẾT KẾ Hình 4.1: Sơ đồ hệ thống 4.3.2 NGUYÊN LÝ HOẠT ĐỘNG  Khối I2C _Video_ Config: với giao thức giao... tiêu Lý giải ảnh khác với ba lónh vực khác của xử lý ảnh ở một khía cạnh chính: đầu ra thường là một biểu diễn bằng kí hiệu nội dung của ảnh đầu vào Sự phát triển thành công của các hệ thống trong lónh vực này cần đến cả xử lý tín hiệu và những khái niệm trí tuệ nhân tạo Hệ thống xử lý ảnh số bao gồm một phạm vi rộng các kiến thức về phần cứng, phần mềm và cơ sở lý thuyết Các bước cơ bản của xử lý ảnh... VGA trên KIT DE2, vì vậy để sử dụng được bộ VGA DAC này ta phải tạo ra một khối vừa cung cấp các tín hiệu BLANK, Red, Green, Blue cho ADV7123 vừa phải tạo ra 2 tín hiệu đồng bộ VSYN và HSYNC nối trực tiếp vào cổng VGA một cách đồng thời Trang 32 Chương 4: Sơ lược hệ thống PHẦN II: THIẾT KẾ HỆ THỐNG CHƯƠNG 4: SƠ LƯC HỆ THỐNG 4.1 YÊU CẦU  Tìm hiểu về các giải thuật xử lý ảnh  Ứng dụng giải thuật xử lý. .. các điểm ảnh có liên kết với nhau thành các đối tượng, được đánh số phân biệt, thuận tiện cho các quá trình xử lý cao hơn Đầu ra của quá trình phân vùng ảnh là các pixel chưa được lọc, bao gồm liên kết của 1 vùng hoặc tất cả các điểm ảnh trong vùng đó Số liệu này cần được biến đổi thành dạng thích hợp cho máy tính xử lý Phân tích ảnh: đây là giai đoạn xử lý bậc cao trong hệ thống xử lý ảnh số Ảnh sau... từng module xử lý, cần có một hệ cơ sở kiến thức để kiểm tra hoạt động và tương tác giữa các module Hệ này có nhiệm vụ kiểm soát hoạt động của từng module và sắp xếp trình tự hoạt động của chúng trong từng thời điểm, giải quyết bài toán xung đột Trang 24 Chương 2: Lý thuyết Xử lý ảnh 2.2 CÁC THUẬT TOÁN XỬ LÝ ẢNH SỐ 2.2.1 TOÁN TỬ CỬA SỔ (WINDOWING OPERATOR) Trong việc thực thi các thuật toán xử lý ảnh số... dạng 3x3, vì đây là kích thước hợp lý để thực hiện hiệu quả tất cả các thuật toán xử lý cơ bản và nâng cao, đồng thời lại dễ thực hiện và rút ngắn tối đa quá trình xử lý Nếu sử dụng cửa sổ 5x5 và 7x7, thời gian xử lý sẽ tăng lên rất nhiều 2.2.2 NHÂN CHẬP (CONVOLUTION) Nhân chập không phải là một thuật toán xử lý ảnh, mà chỉ là phép toán thông dụng trong các thuật toán xử lý ảnh sử dụng toán tử cửa sổ Nhân... ra ảnh sau xử lý giống như ảnh ban đầu Mã hoá: mục đích là biểu diễn ảnh với một số ít bít nhất trong điều kiện chất lượng ảnh và độ rõ chấp nhận được cho từng ứng dụng cụ thể, chẳng hạn như hội nghò video, truyền hình, lưu trữ và truyền thông Trang 22 Chương 2: Lý thuyết Xử lý ảnh Lý giải ảnh: đầu vào là ảnh, mục đích là diễn đạt nội dung ảnh bằng một hệ ký hiệu nào đó Những ứng dụng của lý giải ảnh... tử đặc biệt gọi là toán tử cửa sổ Toán tử cửa sổ là một tập hợp có hình dạng nhất đònh, gồm các pixel có liên kết với một pixel trung tâm, là pixel đang được xử lý Các phép toán trên các pixel này sẽ có ảnh hưởng đến các pixel trung tâm cũng là các pixel đang được xử lý trong một thuật toán xử lý ảnh Toán tử cửa sổ có nhiều hình dạng, tùy thuộc vào thuật toán thực hiện Tuy nhiên thường dùng nhất là các . TÓM TẮT LUẬN VĂN Luận văn này trình bày về thiết kế hệ thống xử lý ảnh Video trên FPGA(CycloneII) bao gồm các thành phần: thu nhận và số hóa tín hiệu Video Analog, xử lý ảnh Video số,. HIỆU VIDEO ADV7181B: 1.2.1 CHỨC NĂNG VÀ DẠNG DỮ LIỆU NGÕ RA Nguồn ảnh cần xử lý là tín hiệu analog video do DVD player xuất ra. Kết nối ngõ ra TV-Out composite của DVD Player với cổng TV-In trên. 1.1 SƠ LƯC Trong đề tài luận văn, ta sẽ sử dụng phần mềm Quartus II để tổng hợp chương trình sau đó dòch ra mã hex và lập trình hệ thống lên chip FPGA Cyclone II trên kit DE2 của Altera thông