PHẦN II: THIẾT KẾ HỆ THỐNG CHƯƠNG 4: SƠ LƯỢC HỆ THỐNG

Một phần của tài liệu Luận văn thiết kế hệ thống xử lý video trên FPGA(CycloneII) (Trang 34 - 37)

PHẦN II: THIẾT KẾ HỆ THỐNG CHƯƠNG 4: SƠ LƯỢC HỆ THỐNG CHƯƠNG 4: SƠ LƯỢC HỆ THỐNG 4.1. YÍU CẦU

 Tìm hiểu về câc giải thuật xử lý ảnh.

 Ứng dụng giải thuật xử lý ảnh video văo phần cứng, cụ thể lă mô tả phần cứng thực hiện giải thuật bằng ngôn ngữ Verilog HDL.

 Ứng dụng FPGAs để kiểm tra kết quả, đồng thời so sânh với kết quả với hình ảnh video ban đầu.

4.2 NỘI DUNG THỰC HIỆN

 Lấy nguồn tín hiệu video từ DVD ( VCD ) Player đưa văo kit DE2 của Altera qua cổng TV-IN.

 Sử dụng phần mềm Quartus II của Altera để viết chương trình bằng ngôn ngữ Verilog HDL vă giao tiếp với kit DE2.

 Thiết kế khối lọc trung bình vă dò biín cho ảnh ngõ ra bằng Verilog HDL.

 Giao tiếp với ADV7181B, VGA, SDRAM trín kit DE2.

Chương 4: Sơ lược hệ thống

Trang 34

4.3 SƠ ĐỒ THIẾT KẾ VAØ NGUYÍN LÝ HOẠT ĐỘNG 4.3.1 SƠ ĐỒ THIẾT KẾ 4.3.1 SƠ ĐỒ THIẾT KẾ

Hình 4.1: Sơ đồ hệ thống

4.3.2 NGUYÍN LÝ HOẠT ĐỘNG

 Khối I2C_Video_Config: với giao thức giao tiếp I2C sẽ đặt giâ trị cho câc thanh ghi của bộ mê hóa ADV7181 để cấu hình hoạt động cho chip mê hóa năy.

 Khối Timer trì hỗn ban đầu: Sau chuỗi khới động, ADV7181B rơi văo thời kì không ổn định, khối sẽ phât hiện thời kì không ổn định năy rôiø tính toân thời điểm bắt đầu lăm việc của câc khối khâc.

 Khối Desize_Horizon: Lấy ra chuỗi liín tục câc Pixel trong dòng dữ liệu do ADV7181B xuất ra đồng thời định lại kích thước frame ảnh từ dạng 720 x 480 sang chuẩn VGA 640 x480.

Chương 4: Sơ lược hệ thống

 SDRAM BUFFER: Nhận dữ liệu vă tín hiệu điều khiển ghi từ khối Desize Horizon để ghi giâ trị câc Pixel văo SDRAM, đồng thời cũùng nhận tín hiệu từ VGA controller để điều khiển việc xuất dữ liệu, địa chỉ phù hợp (xuất xen kẽ câc line thuộc Odd field vă Even fieldû)

 Khối xử lý ảnh YUV: Xử lý dữ liệu ảnh nhận được từ SDRAM BUFFER rồi xuất ra dữ liệu ảnh cho khối Convert YUV to RGB

 Khối ConvertYUVtoRGB: ADV7181B xuất ra ảnh video dạng YUV, để có thể hiển thị lín VGA thì trước tiín chuyển đổi thănh dạng RGB.

 Khối VGA_Controller: Nhận dữ liệu ảnh RGB từ khối ConvertYUVtoRGB để xuất dữ liệu vă tín hiệu đồng bộ cho Video DAC 7123, đồng thời cũng phât ra câc tín hiệu điều khiển SDRAM_BUFFER để xuất dữ liệu từ SDRAM.

Một phần của tài liệu Luận văn thiết kế hệ thống xử lý video trên FPGA(CycloneII) (Trang 34 - 37)

Tải bản đầy đủ (PDF)

(77 trang)