kỹ thuật vi xử lý_chương4

M ục tiêu và biện pháp thiết kếxảy ra xung đột: Các chip nhớ bị cấm khi vi xử lý truy cập các cổng I/O Chỉ có một chip nhớ hoạt động khi vi xử lý truy cập bộ nhớ  Thực hiện một mạch giả

Trang 1

Kỹ thuật Vi xử lý

Điện tử-Viễn thông Đại học Bách khoa Đà Nẵng

Trang 2

Chương 4

4.1 Phân loại bộ nhớ bán dẫn

4.2 Hoạt động của các chip EPROM

4.3 Hoạt động của các chip SRAM

4.4 Bus hệ thống của hệ vi xử lý 8088

4.5 Bài toán thiết kế bộ nhớ

Trang 3

M ục tiêu và biện pháp thiết kế

xảy ra xung đột:

Các chip nhớ bị cấm khi vi xử lý truy cập các cổng I/O

Chỉ có một chip nhớ hoạt động khi vi xử lý truy cập bộ nhớ

 Thực hiện một mạch giải mã địa chỉ bộ nhớ dùng các chip giải mã hoặc các cổng logic hoặc kết hợp cả hai

Trang 4

4.1 Phân loại bộ nhớ bán dẫn

Bộ nhớ bán dẫn

SAM (Sequential Access Memory)

RAM

(Random Access Memory)

ROM (Read Only Memory) RWM (Read Write memory)

Trang 5

4.2 Các chip EPROM

EPROM

A0 A1 A2 A3 A4 A5 A6 A7 A8

A

p-1

Vpp

D0 D1 D2 D3 D4 D5 D6 Dm-1

CE

OE PGM

Trang 6

Dung lượng của 1 chip nhớ

được m-bit dữ liệu

Ví dụ: Một chip có dung lượng 2Kx8 nghĩa là chip đó có 2048 ô nhớ và mỗi ô nhớ có thể lưu trữ được 1 byte dữ liệu

 m chính là số chân dữ liệu của chip

 log2(n) = p là số chân địa chỉ của chip

Trang 7

Hoạt động ghi dữ liệu vào EPROM

 Việc ghi dữ liệu vào EPROM được gọi là lập trình cho EPROM

 Chân Vpp được cấp điện áp tương ứng với từng loại chip gọi là điện áp lập trình

 Dữ liệu tại các chân dữ liệu sẽ được ghi vào một ô nhớ xác định nhờ các tín hiệu đưa vào ở các chân địa chỉ và một xung (thường gọi là xung lập trình) đưa vào chân PGM

trình) đưa vào chân PGM

Trang 8

Hoạt động đọc dữ liệu từ một chip EPROM

Để đọc dữ liệu từ 1 ô nhớ nào đó của 1 chip EPROM nào đó, Bộ vi xử lý cần phải:

Trang 10

8

19 20

17 18

15 16

13 14

21 22 23 24

GND

Vcc

A0 D0 D1 D2

D7 D6 D5 D4 D3

A10 A1

A2 A3 A4 A5 A6 A7

Trang 11

EPROM 2764

Chọn chip Điều khiển đọc Các chân địa chỉ

Các chân dữ liệu

Trang 12

EPROM 2764

Trang 13

Lập trình cho 2764

• Xoá một chip tức là làm cho tất cả các bit = 1

• VPP mắc ở mức 12.5V

• E và P đều ở mức thấp TTL

 Các bit dữ liệu đưa vào các chân dữ liệu

 Các bit địa chỉ đưa vào các chân địa chỉ

Trang 14

4.3 Các chip SRAM

SRAM

A0 A1 A2 A3 A4 A5 A6 A7 A8

A

p-1

D0 D1 D2 D3 D4 D5 D6 Dm-1

WE

OE CS

Điều khiển đọc

Chọn chip

Điều khiển ghi

Trang 15

Đọc dữ liệu từ một chip SRAM

Để đọc dữ liệu từ 1 ô nhớ nào đó của 1 chip SRAM nào đó, vi xử lý cần phải:

Trang 16

Ghi dữ liệu vào một chip SRAM

Để ghi m bit dữ liệu vào 1 ô nhớ nào đó của 1 chip SRAM nào đó, vi xử lý cần phải:

 Chọn chip đó: 0 -> CS

 Áp các tín hiệu địa chỉ vào Ap-1 – A0

 Áp m bit dữ liệu cần ghi vào các chân dữ liệu Dm-1 – D0

 Ghi: 0 - > WE

Kết quả là các bit dữ liệu ở các chân dữ liệu sẽ được ghi vào ô nhớ đã chọn

Trang 17

SRAM 6264

 8 chân dữ liệu

 13 chân địa chỉ

 Chân điều khiển ghi

6264

A0 A1

CS1 OE WE

Trang 18

17 18

15

16 13

14

21 22 23 24 25 26 27 28

GND

Vcc A12

A0 D0 D1 D2

A1 A2 A3 A4 A5 A6 A7

D7 D6 D5 D4 D3

A10

A9 A8 A11

Trang 19

Sơ đồ khối 6264

Trang 20

Chức năng của 6264

Trang 21

4.4 Bus hệ thống của 8088

 Bus địa chỉ 20-bit: gồm các đường địa chỉ được ký hiệu từ A19 đến A0

 Bus dữ liệu 8-bit: gồm các đường dữ liệu được ký hiệu từ DBus dữ liệu 8-bit: gồm các đường dữ liệu được ký hiệu từ D7 đến D0

 Bus điều khiển gồm các đường điều khiển riêng lẽ phục vụ cho hoạt động truy cập bộ nhớ và các cổng I/O, mỗi đường thường được ký hiệu bằng tên của tín hiệu điều khiển

 Bus hệ thống không nối trực tiếp với các chân của 8088: thông qua các mạch đệm, chốt

Trang 22

80x86 Microprocessors

Product 8008 808

0 808 5 808 6 808 8 8028 6 80386 80486 Pent. Pent Pro

Year Introduced 1972 1974 1976 1978 1979 1982 1985 1989 1992 1995 Technology PMOS NMO

S NMOS NMOS NMOS NMOS CMOS CMOS BICMOS BICMOS Clock Rate 0.5-

0.8 2-3 3-8 5-10 5-8 16?10- 16-40 66 60-66+ 150Number of Pins 18 40 40 40 40 132 168 273 387 Number of

transistors 3000 4500 6500 29K 29K 130K 275K 1.2M 3M 5.5MNumber of

instructions 66 111 113 133 133

Physical Memory 16K 64K 64K 1M 1M 16M 16M4GB 4GB 4GB 64G Virtual Memory none none none none none 1G 64T 64T 64T 64T Internal Data Bus 8 8 8 16 16 16 32 32 64 32 External Data Bus 8 8 8 16 8 16 16,32 32 64 64 Address Bus 8 16 16 20 20 24 24,32 32 32 36 Data Types 8 8 8 8,16 8,16 8,16 8,16,32 8,16,3

2 8,16,32 8,16,32

Trang 23

8088/8086 Microprocessor

• Bus dữ liệu trong :16 bit

• Bus dữ liệu ngoài của 8088: 8 bit dùng

Trang 25

Sơ đồ chân của 8088

Trang 26

Sơ đồ chân 8088/8086

(Min Mode)

Trang 27

• Các tín hiệu điều khiển đều từ 8088/8086

• Tương tự với 8085A

• Một số tín hiệu điều khiển được tạo ra từ ngoài

• Một số chân có thêm chức năng mới

• Khi có dùng bộ đồng xử lý toán 8087

Trang 28

Sơ đồ chân của 8088

DT / R

IO / M RD WR ALE INTA

MN / MX READY CLK RESET TEST HLDA HOLD NMI

INTR

Trang 29

Tín hiệu ở các chân của 8088

DT / R

IO / M RD WR ALE INTA

MN / MX READY CLK RESET TEST HLDA HOLD NMI

Trang 30

Các chân Địa chỉ/Dữ liệu

 Kỹ thuật Multiplexing: Tín hiệu ở các chân này lúc này là tín hiệu địa chỉ, lúc khác là tín hiệu dữ liệu phụ thuộc vào tín hiệu điều khiển ALE

(Address Latch Enable):

Trang 31

Các chân Địa chỉ

và Các chân Địa chỉ/Trạng thái

 Tín hiệu ở các chân này luôn là tín hiệu địa chỉ

Trang 32

Processor Timing Diagram of 8088 (Minimum Mode)

for Memory or I/O Read (with 74245)

ALE

T1 CLOCK

A7 - A0

A15 - A8

Trang 33

Mô tả chân

 BHE

 Phân biệt byte thấp và byte cao của một từ (chỉ với 8086)

Trang 34

Mô tả chân

 NMI

Trang 35

Mô tả chân

 INTR

 Nối với chip điều khiển ngắt 8259

Trang 38

Mô tả chân

state)

Trang 39

Mô tả chân

 TEST

Trang 40

Mô tả chân

 MN/MXMN/MX

Trang 41

Mô tả chân – Max

opcode from queue

• 10 – empty the queue

• 11 – subsequent byte

from queue

Trang 42

 S0, S1, S2

 Status Signal Pins (S2-S0)

• 000 – INTA – interrupt

acknowledge

• 001 – IORC – read I/O port

• 010 – IOWC – write I/O port

Trang 43

 LOCK

 Gain the lock by using LOCK prefix on

an assembly instruction

 Used with status signals to prevent DMA from gaining control of the buses

Trang 44

 Request/GrantRequest/Grant

 Bi-directional

 Gain control of local bus

(disabled)

Trang 45

Mô tả chân – Min

 INTA

Trang 46

 ALE

 Tín hiệu ở các chân Địa chỉ/Dữ liệu và các chân Địa chỉ/Trạng thái lúc ALE =

1 là các tín hiệu địa chỉ

Trang 47

Mô tả chân

 Các chân Địa chỉ/Dữ liệu

 Tín hiệu ở các chân này là 8 bit địa chỉ thấp A0 đến A7 khi ALE =1, là 8 bit dữ liệu D0 đến D7 khi ALE = 0

Trang 48

74LS373

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

D0 D1 D2 D3 D4 D5 D6 D7 OE LE

Trang 49

74LS373

Trang 50

Dùng 74LS373 để tách và chốt địa

chỉ

Trang 51

 DEN

Trang 52

 DT/R

 Điều khiển hướng của tín hiệu dữ liệu:

 1: Tín hiệu dữ liệu đi ra từ 8088

 0: Tín hiệu dữ liệu đi vào 8088

Trang 53

Trang 54

Trang 55

 HLDA

• Báo cho Bộ điều khiển DMA được phép sử

dụng bus hệ thống

Trang 56

 HOLD

khiển DMA (DMAC)

Trang 57

Trang 58

Các tín hiệu điều khiển

 Có thể sử dụng các cổng logic để tạo ra các tín hiệu điều khiển khác từ các tín hiệu điều khiển sẵn có

Trang 59

Tạo ra các tín hiêụ điều khiển

(Min Mode)

Trang 60

Tạo ra các tín hiêụ điều khiển

(Min Mode)

Trang 61

8088 Bus – Min Mode

Trang 62

74LS245

B0 B1 B2 B3 B4 B5 B6 B7

Trang 63

Bus hệ thống của hệ 8088 ở Mode Minimum

GND GND

D7 - D0 A7 - A0 B7 - B0

E DIR 74LS245

A7 - A0 A15 - A8 A19 - A16

RD WR

MEMR MEMW

Bus địa chỉ Bus dữ liệu

Trang 66

Không gian địa chỉ bộ nhớ 1M

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Ví dụ: Một địa chỉ bất kỳ 34FD0h

0011 0100 11111 1101 0000

Trang 67

Bộ nhớ đầy đủ 1MB

23 00000

00001

10000 10001 10002 10003 10004 10005 10006 10007 10008

95

: :

45 98 27 39 42 88 07 F4 8A

: :

20020 20021 20022 20023

FFFFD FFFFE FFFFF

29 12 7D 13

19 25 36

: :

: : A19

A0 :

D7 D0 :

RD

WR

A19 A0 :

D7 D0 :

Trang 68

Nếu chỉ cần bộ nhớ có

dung lượng nhỏ hơn 1MB thì giải quyết như thế nào?

 Phụ thuộc vào các chip nhớ sẵn có

 Phụ thuộc yêu cầu phân bố địa chỉ cho các loại bộ nhớ vật lý khác nhau

 …

Trang 69

512K đầu tiên của không gian địa chỉ bộ nhớ

(Các địa chỉ có bit cao nhất A19 = 0)

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 70

512K tiếp theo của không gian địa chỉ bộ nhớ

(Các địa chỉ có bit cao nhất A19 = 1)

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 71

Bộ nhớ 512KB

A18 A0 :

D7 D0 :

MEMR MEMW XXXX

00001 95

: :

20020 20021 20022 20023

7FFFD 7FFFE 7FFFF

29 12 7D 13

19 25 36

: :

A18 A0 :

D7 D0 :

RD WR CS A19

Làm gì với A19?

Trang 72

Điều gì xảy ra nếu 8088 đọc ô nhớ A0023h?

A18 A0 :

D7 D0 :

MEMR MEMW XXXX

00001 95

: :

20020 20021 20022 20023

29 12 7D 13

19 25 36

: :

A18 A0 :

D7 D0 :

RD WR CS A19

MOV AH, [BX]

Trang 73

Điều gì xảy ra nếu 8088 đọc ô nhớ A0023h?

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 74

Điều gì xảy ra nếu 8088 đọc ô nhớ 20023h?

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Với bộ nhớ tình hình không có gì khác!

Trang 75

Nếu Bộ nhớ gồm 2 khối 512KB như thế này?

A18 A0 : D7 D0 :

MEMR MEMW

: 20020

20021 20022 20023

29 12 7D 13

19 25 36

:

A18 A0 : D7 D0 :

RD WR CS

97 00000

: 20020

20021 20022 20023

A3 92 45 33

2C 98 12

:

A18 A0 : D7 D0 :

RD WR CS

Trang 76

Có vấn đề !!!

 Vấn đề là: Xung đột Bus Hai khối nhớ sẽ cung cấp dữ liệu cùng một lúc khi 8088 đọc bộ nhớ

bus Nếu A19 ở mức logic “1” thì khối nhớ trên hoạt động (khối nhớ dưới

bị cấm) và ngược lại

Trang 77

Bộ nhớ gồm hai khối nhớ 512KB

A18 A0 :

D7 D0 :

MEMR MEMW

: 20020

20021 20022 20023

29 12 7D 13

19 25 36

:

A18 A0 :

D7 D0 :

RD WR CS

97 00000

: 20020

20021 20022 20023

A3 92 45 33

2C 98 12

:

A18 A0 :

D7 D0 :

RD WR CS

Trang 78

Không gian địa chỉ bộ nhớ 1M

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 79

A18 A0 : D7 D0 :

MEMR MEMW

: 20020

20021 20022 20023

29 12 7D 13

19 25 36

:

A18 A0 : D7 D0 :

RD WR CS

97 00000

: 20020

20021 20022 20023

A3 92 45 33

2C 98 12

:

A18 A0 : D7 D0 :

RD WR CS

chỉ từ 80000h to FFFFFh, Bộ nhớ này hoạt động

chỉ từ 00000h đến 7FFFFh, Bộ nhớ này hoạt động

Trang 80

A18 A0 : D7 D0 :

MEMR MEMW

: 20020

20021 20022 20023

29 12 7D 13

19 25 36

:

A18 A0 : D7 D0 :

RD WR CS

97 00000

: 20020

20021 20022 20023

A3 92 45 33

2C 98 12

:

A18 A0 : D7 D0 :

RD WR CS

Trang 81

Thiết kế Bộ nhớ cho Hệ vi xử lý

A18 A0 : D7 D0 :

MEMR MEMW

: 20020

20021 20022 20023

29 12 7D 13

19 25 36

:

A18 A0 : D7 D0 :

RD WR CS

97 00000

: 20020

20021 20022 20023

A3 92 45 33

2C 98 12

:

A18 A0 : D7 D0 :

RD WR CS

A18 A0 : D7 D0 :

RD WR

A19

Ghép nối các chip nhớ riêng lẽ với Bus hệ

thống sao cho không xảy ra xung đột nhờ mạch giải mã địa chỉ

bộ nhớ

Trang 82

A18 A0 : D7 D0 :

MEMR MEMW

: 20020

20021 20022 20023

29 12 7D 13

19 25 36

:

A18 A0 : D7 D0 :

RD WR CS

97 00000

: 20020

20021 20022 20023

A3 92 45 33

2C 98 12

:

A18 A0 : D7 D0 :

RD WR CS

Nếu bỏ đi khối nhớ bên dưới?

Trang 83

Nếu bỏ đi khối nhớ bên dưới thì …

A18 A0 : D7 D0 :

MEMR MEMW

: 20020

20021 20022 20023

29 12 7D 13

19 25 36

:

A18 A0 : D7 D0 :

RD WR CS

chỉ từ 80000h đến FFFFFh, Chip nhớ này hoạt động

chỉ từ 00000h đến 7FFFFh, Không có chip nhớ nào hoạt động!

!

Trang 84

Giải mã đầy đủ và không đầy đủ

• Tất cả các đường địa chỉ có nghĩa đều được sử

dụng vào mạch giải mã

• Mỗi ô nhớ chỉ có một địa chỉ vật lý duy nhất

• Không phải tất cả các đường địa chỉ có nghĩa

đều được sử dụng vào mạch giải mã

• Một ô nhớ có hơn một địa chỉ vật lý

Trang 85

Giải mã đầy đủ

A18 A0 : D7 D0 :

MEMR MEMW

: 20020

20021 20022 20023

29 12 7D 13

19 25 36

:

A18 A0 : D7 D0 :

RD WR CS

Trang 86

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

A19 phải ở mức “1” thì chip nhớ mới hoạt động (được chọn)

Trang 87

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Do đó, nếu vi xử lý phát ra một địa chỉ

từ 00000h đến 7FFFFh (A19 ở mức logic “0”) chip nhớ sẽ không được chọn.

Trang 88

Giải mã không đầy đủ

A18 A0 :

D7 D0 :

MEMR MEMW XXXX

: :

20020 20021 20022 20023

29 12 7D 13

19 25 36

: :

A18 A0 :

D7 D0 :

RD WR CS A19

Trang 89

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 90

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 91

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 92

D7 D0 :

MEMR MEMW

A19

512KB

#2

A18 A0 :

D7 D0 :

RD WR CS

512KB

#1

A18 A0 :

D7 D0 :

RD WR CS

Trang 93

D7 D0 :

MEMR MEMW

A19

512KB

A18 A0 :

D7 D0 :

RD WR CS

Trang 94

D7 D0 :

MEMR MEMW

A19

512KB

A18 A0 :

D7 D0 :

RD WR CS

Trang 95

D7 D0 :

MEMR MEMW

A19

512KB

A18 A0 :

D7 D0 :

RD WR CS

Trang 96

Bộ nhớ gồm 4 chip 256Kx8

8088 Minimum Mode

A17 A0

:

D7 D0

:

MEMR MEMW

A18

256KB

#3

A17 A0

:

D7 D0

:

RD WR CS A19

256KB

#2

A17 A0

:

D7 D0

:

RD WR CS

256KB

#1

A17 A0

:

D7 D0

:

RD WR CS

256KB

#4

A17 A0

:

D7 D0

:

RD WR CS

Trang 97

A17 A0

:

D7 D0

:

MEMR MEMW

A18

256KB

#3

A17 A0

:

D7 D0

:

RD WR CS A19

256KB

#2

A17 A0

:

D7 D0

:

RD WR CS

256KB

#1

A17 A0

:

D7 D0

:

RD WR

256KB

#4

A17 A0

:

D7 D0

:

RD WR CS

Trang 98

Dải địa chỉ của chip #1

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 99

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 100

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 101

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 102

dùng các cổng logic

A17 A0

:

D7 D0

:

MEMR MEMW

A18

256KB

#3

A17 A0

:

D7 D0

:

RD WR CS A19

256KB

#2

A17 A0

:

D7 D0

:

RD WR CS

256KB

#1

A17 A0

:

D7 D0

:

RD WR CS

256KB

#4

A17 A0

:

D7 D0

:

RD WR CS

Trang 103

dùng các cổng logic

A17 A0

:

D7 D0

:

MEMR MEMW

A18

256KB

#3

A17 A0

:

D7 D0

:

RD WR CS A19

256KB

#2

A17 A0

:

D7 D0

:

RD WR CS

256KB

#1

A17 A0

:

D7 D0

:

RD WR

256KB

#4

A17 A0

:

D7 D0

:

RD WR CS

Trang 104

dùng một chip giải mã 2-4

A17 A0

:

D7 D0

:

MEMR MEMW

A18

256KB

#3

A17 A0

:

D7 D0

:

RD WR CS A19

256KB

#2

A17 A0

:

D7 D0

:

RD WR CS

256KB

#1

A17 A0

:

D7 D0

:

RD WR CS

256KB

#4

A17 A0

:

D7 D0

:

RD WR CS

I1 I0 O3

O2

O1

O0

Trang 105

Ghép nối các chip

nhớ 8Kx8 với µ P

8088

A12 A0

:

D7 D0

:

MEMR MEMW

A13 A14

8KB

#2

A12 A0

:

D7 D0

:

RD WR CS

8KB

#1

A12 A0

:

D7 D0

:

RD WR CS

8KB

#?

A12 A0

:

D7 D0

:

RD WR CS A15

A16 A17 A18 A19

: :

Trang 106

A12 A0

:

D7 D0

:

MEMR MEMW

A13 A14

8KB

#2

A12 A0

:

D7 D0

:

RD WR CS

8KB

#1

A12 A0

:

D7 D0

:

RD WR CS

8KB

#128

A12 A0

:

D7 D0

:

RD WR CS A15

A16 A17 A18 A19

: :

Bộ nhớ gồm 128

chip 8Kx8

Trang 107

A12 A0

:

D7 D0

:

MEMR MEMW

A13 A14

8KB

#2

A12 A0

:

D7 D0

:

RD WR CS

8KB

#1

A12 A0

:

D7 D0

:

RD WR CS

8KB

#128

A12 A0

:

D7 D0

:

RD WR CS A15

A16 A17 A18 A19

: :

chip 8Kx8

Trang 108

Dải địa chỉ của Chip #

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 109

A12 A0

:

D7 D0

:

MEMR MEMW

A13 A14

8KB

#2

A12 A0

:

D7 D0

:

RD WR CS

8KB

#1

A12 A0

:

D7 D0

:

RD WR CS

8KB

#128

A12 A0

:

D7 D0

:

RD WR CS A15

A16 A17 A18 A19

: :

chip 8Kx8

Trang 110

Phát biểu bài toán

 Thiết kế bộ nhớ cho hệ vi xử lý 8088 thoả mãn các yêu cầu:

EPROM 2716 2Kx8, SRAM 4016 2Kx8

Chip giải mã 74LS138 và các cổng logic

Trang 112

Bước 2: Chuyển các địa chỉ biên từ H sang B

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 113

Bước 2: Chuyển các địa chỉ biên từ H sang B

AAAA 1111 5432

AAAA 1198 1000

AAAA 7654

AAAA 3210

Trang 115

Bước 3: Vẽ mạch giải mã địa

chỉ bộ nhớ

 Ghép các chân địa chỉ và các chân điều khiển:

Khi vi xử lý truy cập các cổng I/O thì các chip nhớ bị cấm (Khi IO/M = 1)Khi vi xử lý truy cập bộ nhớ (IO/M = 0) thì chỉ có một chip nhớ làm việc

 Có thể có nhiều lời giải khác nhau

Trang 116

Q7Q6Q5Q4Q3Q2Q1Q0

U174LS138

Trang 117

D7 D0

:

MEMR MEMW

A18

A19

2Kx8 4016

A11 A0

:

D7 D0

:

OE WE CS

2Kx8 2716

A11 A0

:

D7 D0

:

OE CE

74LS138

C B A

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

G1 G2A G2B

Định dạng
Số trang	117
Dung lượng	1,69 MB