Đồ án tốt nghiệp: Thiết kế và mô phỏng ô nhớ Sram công suất thấp

Bộ nhớ đệm SRAM, với tốc độ truy cập nhanh và khả năng giữ dữliệu mà không cần làm mới, trở thành lựa chọn phổ biến cho các ứng dụng yêu cầuhiệu suất cao và các thiết bị điện tử tiêu thụ

TỔNG QUAN

Giới thiệu

Xu hướng công nghệ hiện nay đang thay đổi cách con người sống, làm việc và tương tác với thế giới Một số xu hướng quan trọng mà chúng ta đang chứng kiến như Web3.0 được xây dựng dựa trên công nghệ Machine Learning, Trí tuệ nhân tạo (AI) và Blockchain Điểm đột phá so với các thế hệ trước đó chính là cách thức lưu trữ dữ liệu phi tập trung, thay vì được lưu trữ tập trung thông qua các nền tảng trung gian khác Internet of Things (IoT), IoT kết nối giữa các đồ vật, thiết bị, cho phép chúng thu thập và chia sẻ dữ liệu với nhau Ứng dụng của IoT trong đời sống bao gồm mô hình nhà thông minh, thành phố thông minh, hệ thống chăm sóc sức khỏe thông minh, nông nghiệp thông minh và nhiều lĩnh vực khác Trí tuệ nhân tạo (AI) và Machine Learning, AI mô phỏng quá trình suy nghĩ và học tập của con người cho máy móc Sự tiến bộ của AI và Machine Learning đang thúc đẩy sự đa dạng và sáng tạo trong cách viết mã và giải quyết các vấn đề phức tạp Những xu hướng này đang tạo ra cơ hội và thách thức cho rất nhiều lĩnh vực trong xã hội Việc hiểu rõ tác động của chúng có thể giúp con người tận dụng lợi ích và tránh những khó khăn tiềm ẩn.

Ngày nay, người ta đang tìm kiếm những giải pháp gọn nhẹ, tối ưu hóa truy cập và xử lý dữ liệu với tốc độ nhanh Trong tình hình này, bộ nhớ đệm đã trở thành một công cụ quan trọng Được thiết kế để làm việc với tốc độ vượt trội, bộ nhớ đệm tạm thời này giúp tối ưu hóa hiệu suất của hệ thống Khi một yêu cầu truy cập dữ liệu được thực hiện, hệ thống đầu tiên sẽ kiểm tra xem liệu dữ liệu đã được lưu trữ trong bộ nhớ đệm hay không Nếu có, quá trình truy cập diễn ra một cách trôi chảy và nhanh chóng.

Bộ nhớ đệm lưu trữ những dữ liệu mà người dùng sử dụng thường xuyên Điều này giúp giảm thời gian phản hồi của hệ thống và tối ưu hóa tốc độ truy xuất Bộ nhớ đệm thường được ứng dụng trong các lĩnh yêu cầu xử lý dữ liệu nhanh như truyền thông (giúp tải nhanh các trang web, video và ứng dụng trực tuyến), trò chơi điện tử (giúp tối ưu hóa tốc độ tải và trải nghiệm chơi game), trí tuệ nhân tạo và phân tích dữ liệu (hỗ trợ xử lý dữ liệu nhanh chóng) Một trong những loại bộ nhớ đệm phổ biến là SRAM(Static Random-Access Memory), được sử dụng rộng rãi trong các thiết bị điện tử và máy tính.

Trong [1] trình bày tập trung vào bộ nhớ đệm được tạo ra từ các ô nhớ truy xuất ngẫu nhiên tĩnh (SRAM), đã tiến hành phân tích và so sánh các ưu điểm của thiết kế 8 transistor (8T) so với 6 transistor (6T) trong việc xây dựng các ô nhớ SRAM Thiết kế 8T không chỉ có diện tích nhỏ hơn mà còn có khả năng cải thiện đáng kể độ ổn định của hệ thống Nghiên cứu này đã trình bày một cách chi tiết về hoạt động của bộ nhớ

32 bit, sử dụng công cụ thiết kế CADENCE SPECTRE trên công nghệ bán dẫn CMOS kích thước 90nm Bằng cách phân tích và so sánh chi tiết về công suất tiêu thụ và thời gian trễ dưới các điều kiện hoạt động khác nhau, nghiên cứu đã cung cấp cái nhìn rõ ràng về hiệu suất của từng thiết kế Tuy nhiên, điểm yếu của bài báo là chưa tập trung đề cập đến cách thức hoạt động cụ thể của ô nhớ SRAM.

Trong [2] đã thực hiện một phân tích mô phỏng sâu và chi tiết về hiệu suất của SRAM CMOS tích hợp với OPDK (Organic Process Design Kit), sử dụng transistor màng mỏng với vật liệu hữu cơ như Pentacene cho kênh P và Fullerene cho kênh N trong môi trường thiết kế vi mạch của Cadence Qua việc kiểm tra hoạt động cơ bản của mạch, đã xác định rằng mạch hữu cơ được thiết kế chính xác và đáp ứng với yêu cầu của SRAM Tập trung vào việc nghiên cứu các đặc tính của SRAM khi transistor kênh P thay đổi ngưỡng điện áp, các dữ liệu mô phỏng đã phản ánh rằng sự thay đổi này tương ứng với các cơ chế vật lý của OTFT (Organic Thin - Film Transistor) kênh

P có thể điều chỉnh ngưỡng điện áp Qua đó, đóng góp vào quá trình tối ưu hóa cấu hình cho SRAM sử dụng transistor hữu cơ Tuy nhiên, báo cáo chưa cung cấp một cái nhìn rõ ràng về sơ đồ mạch chi tiết của từng thành phần trong mạch.

Trong [3], đã trình bày quá trình xây dựng một mảng bộ nhớ SRAM với kích thước

8 hàng x 8 bit, sử dụng công nghệ CMOS 65nm Mảng SRAM này có khả năng truy cập thông qua một bộ giải mã 3-8, với việc sử dụng một địa chỉ 3 bit Thiết kế của ô nhớ SRAM được tối ưu hóa để đảm bảo tiêu thụ điện năng thấp nhất và độ nhiễu tĩnh phù hợp, đồng thời hoạt động ở tần số 100 MHz cho cả chu kỳ đọc và ghi Việc mô phỏng được thực hiện thông qua Cadence Virtuoso, cung cấp một cái nhìn toàn diện về chức năng, hiệu suất và đặc tính năng lượng của mảng SRAM Đây là một bước tiến quan trọng trong việc phát triển thiết kế bộ nhớ SRAM trong ngữ cảnh của công nghệ CMOS hiện đại, mở ra những cơ hội tối ưu hóa hiệu quả năng lượng và giảm nhiễu cho các ứng dụng thực tế Tuy nhiên, báo cáo này tập trung chủ yếu vào các vấn đề liên quan đến nhiễu, nguồn cung cấp và công suất tiêu thụ, cũng như bố trí layout của các ô nhớ Chưa thể hiện rõ schematic của các thành phần và hoạt động cụ thể của các ô nhớ.

Trong [4] đã trình bày về thiết kế bố trí một mạch bộ nhớ SRAM 1KB theo phong cách tùy chỉnh đầy đủ Mục tiêu của dự án là tạo ra một kiến trúc SRAM hiệu quả và tối ưu Để đảm bảo tính chính xác và toàn vẹn của bố trí, quá trình kiểm tra DRC (Design Rule Check) và LVS (Layout Versus Schematic) đã được thực hiện Công cụ Cadence EDA đã được sử dụng cho cả thiết kế schematic và layout Báo cáo đã mô tả chi tiết quá trình thiết kế và bố trí tùy chỉnh đầy đủ của kiến trúc SRAM 1KB, với việc nhấn mạnh vào việc sử dụng các kỹ thuật bố trí và các quy trình xác nhận để đảm bảo tính tin cậy và tính năng của thiết kế Tuy nhiên, báo cáo chỉ tập trung chủ yếu vào các khía cạnh của bố trí, cải thiện diện tích khi layout nên chưa nhắc đến các yếu tố như công suất tiêu thụ và độ trễ lan truyền của tín hiệu cũng như mô phỏng dạng sóng của thiết kế.

Bộ nhớ đệm SRAM là một thành phần quan trọng trong hệ thống máy tính, được sử dụng để lưu trữ dữ liệu mà bộ xử lý trung tâm thường xuyên sử dụng Sự hiện diện của SRAM giúp tăng tốc độ hoạt động của máy tính bằng cách cho phép truy cập dữ liệu nhanh chóng Cấu trúc của SRAM bao gồm nhiều ô nhớ, mỗi ô nhớ lưu trữ một bit dữ liệu Dung lượng của SRAM có thể đạt hàng triệu ô nhớ, tùy thuộc vào kích thước và dung lượng của nó Việc đọc và ghi dữ liệu vào các ô nhớ này rất quan trọng trong quá trình lưu trữ Đặc điểm quan trọng của SRAM là khả năng hoạt động với ngưỡng điện áp thấp và độ ổn định cao, giúp tăng tốc độ truy cập và giảm tỉ lệ lỗi bit Mang mong muốn tìm hiểu được nhiều kiến trúc SRAM cũng như những phương pháp cải thiện mục đích trên, sinh viên đã thực hiện đề tài nghiên cứu “Thiết kế và mô phỏng bộ nhớSRAM công suất thấp”.

Mục tiêu

Tìm hiểu kiến trúc SRAM tiêu chuẩn và thiết kế ô nhớ SRAM nhằm cải thiện những khuyết điểm của ô nhớ trước đó, đạt mục tiêu hoạt động với tỉ lệ lỗi bit thấp, mô phỏng hoạt động đọc - ghi trên biểu đồ dạng sóng với từng hoạt động cụ thể, từ đó đánh giá công suất và độ trễ của ô nhớ Tiến hành layout từng thành phần và ghép lại thành một tệp hoàn chỉnh.

Giới hạn

Nghiên cứu được thực hiện trên phần mềm Cadence Virtuoso, sử dụng công nghệ 90nm Phạm vi của nghiên cứu tập trung vào việc mô phỏng và tính toán công suất cũng như độ trễ của các thiết kế, không bao gồm việc mô phỏng và tính toán các yếu tố liên quan đến độ ổn định đọc và công suất rò rỉ Quá trình thiết kế và kiểm thử hoàn toàn dựa trên phần mềm, và các kết quả thu được chỉ mang tính chất tham khảo Để đảm bảo tính chính xác, các kết quả này cần được kiểm chứng trên các công nghệ tiên tiến hơn hoặc trên phần cứng cụ thể nếu cần.

Bố cục đồ án

Đề tài được trình bày trong 5 chương:

Giới thiệu về sự thay đổi của công nghệ và sự ảnh hưởng của nó trên toàn thế giới.Tìm hiểu nghiên cứu ở trong và ngoài nước, trình bày mục tiêu và hướng nghiên cứu cùng hướng phát triển của đề tài.

CƠ SỞ LÝ THUYẾT

Công nghệ CMOS

Công nghệ CMOS bắt đầu vào những năm 1960 với các nghiên cứu về transistor MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) Năm 1963, Frank Wanlass và Chih-Tang Sah đã đưa ra ý tưởng về transistor CMOS tương thích, mở ra một bước tiến quan trọng trong ngành công nghiệp điện tử Ý tưởng này đã tạo ra nền tảng cho việc phát triển công nghệ CMOS hiện đại [5] Sự phát triển tiếp theo của công nghệ CMOS đã thấy sự tiến bộ đáng kể qua các thập kỷ Trong những năm 1970, CMOS đã trở thành công nghệ chính cho vi mạch tích hợp (IC), thay thế các công nghệ trước đó như TTL (Transistor-Transistor Logic) và NMOS (N-channel Metal-Oxide-Semiconductor).

Hình 2.1.IC có sử dụng công nghệ CMOS Trải qua thập kỷ 1980 và 1990, công nghệ CMOS đã tiếp tục phát triển với tốc độ nhanh chóng Các kỹ thuật sản xuất đã được cải thiện, giúp tăng cường hiệu suất và giảm kích thước của các vi mạch CMOS Sự xuất hiện của quy trình sản xuất mới như quy trình 0.5μm, 0.25μm, 0.18μm và tiếp tục thu nhỏ độ chi tiết của vi mạch đã làm cho công nghệ CMOS trở nên ngày càng mạnh mẽ và linh hoạt Vào những năm gần đây, công nghệ CMOS tiếp tục định hình cả ngành công nghiệp điện tử Việc sử dụng CMOS trong các ứng dụng kỹ thuật số và analog ngày càng phổ biến, từ vi xử lý cho đến cảm biến, thiết bị y tế và hệ thống ô tô Công nghệ CMOS tiếp tục tiến xa trong việc cải thiện hiệu suất, tính linh hoạt và tiêu thụ năng lượng, đồng thời mở ra nhiều cơ hội mới trong các lĩnh vực công nghiệp và tiêu dùng.

Tổng quan về bộ nhớ SRAM

SRAM (Static Random Access Memory) là một dạng bộ nhớ trong máy tính có chức năng lưu giữ dữ liệu tạm thời và cung cấp truy cập nhanh chóng vào dữ liệu đó. SRAM được gọi là "static" vì dữ liệu được lưu trữ trong nó không cần phải được làm mới như trong bộ nhớ DRAM (Dynamic Random Access Memory).

Bộ nhớ SRAM được xây dựng từ các flip-flop, mỗi flip-flop lưu trữ một bit dữ liệu. Mỗi ô nhớ trong SRAM thường bao gồm một số lượng lớn các flip-flop, tùy thuộc vào kích thước của bộ nhớ SRAM cung cấp thời gian truy cập nhanh và dữ liệu được lưu trữ ổn định trong SRAM, tức là không cần phải được làm mới định kỳ như trong DRAM Điều này làm cho SRAM là lựa chọn phù hợp trong các tình huống yêu cầu sự an toàn và độ đáng tin cậy của dữ liệu Thế nhưng SRAM tiêu thụ năng lượng cao hơn và chiếm diện tích lớn hơn so với DRAM Do đó, việc quyết định sử dụng SRAM phụ thuộc vào các yêu cầu cụ thể của ứng dụng, việc truy cập dữ liệu một cách nhanh chóng và đảm bảo tính ổn định của dữ liệu được đặt lên hàng đầu.

SRAM đóng vai trò quan trọng trong nhiều ứng dụng công nghệ Nó thường được tích hợp vào bộ nhớ cache trong các hệ thống vi xử lý SRAM cũng làm bộ nhớ đệm trong các thiết bị lưu trữ, mạng, điện thoại di động để cung cấp truy cập nhanh đến dữ liệu SRAM cũng được khai thác tối đa trong việc lưu trữ tạm thời trong vi xử lý số và các hệ thống nhúng.

Bộ nhớ SRAM đóng vai trò quan trọng trong việc cung cấp truy cập nhanh chóng đến dữ liệu trong các hệ thống điện tử và máy tính hiện đại Tuy nhiên, sự ổn định và tốc độ cao thường đi đôi với tiêu thụ năng lượng và chi phí cao hơn so với bộ nhớDRAM.

Độ trễ tín hiệu và công suất tiêu thụ

Trong quá trình vận hành của SRAM, hiệu suất và ổn định của hệ thống sẽ phụ thuộc vào một loạt các yếu tố xung quanh cùng các thành phần khác nhau để kiểm soát việc đọc/ghi vào các bitcell Điều này đặt ra nhu cầu cân nhắc và điều chỉnh thời gian trễ của các thiết bị để đảm bảo rằng hiệu suất của thiết kế được tối ưu.

Trong quá trình đọc, cần chú ý điều chỉnh thời gian đặt và giữ của địa chỉ để đảm bảo rằng dữ liệu được đọc chính xác từ vị trí mong muốn Trái lại, khi tiến hành ghi dữ liệu, thời gian đặt và giữ của cả địa chỉ và dữ liệu đều phải được kiểm soát chặt chẽ, tạo ra sự ổn định cần thiết để ghi dữ liệu chính xác vào bitcell cần ghi.

Hình 2.3.Thời gian trễ lan truyền và thời gian chuyển cạnh lên/xuống

Trong đó, các thông số được xác định như sau:

Propagation Delay Time (𝑇 ): Là thời gian tối đa từ lúc tín hiệu ngõ vào đi qua

𝑃𝐷 giá trị 50% cho đến khi tín hiệu ngõ ra đi qua giá trị 50% Thể hiện thời gian mất đi từ tín hiệu đầu vào đến khi tín hiệu đầu ra phản ánh thay đổi tương ứng.

Rise Time ( ):𝑡 Là thời gian mà dạng sóng tăng lên từ 10% lên 90% của giá trị ổn

𝑟 định Dùng để đo lường tốc độ tăng của tín hiệu và thời gian cần cho sự chuyển đổi từ trạng thái thấp lên trạng thái cao.

Fall Time ( ):𝑡 Là thời gian mà dạng sóng giảm từ 90% xuống 10% của giá trị ổn

𝑓 định Dùng để đo lường tốc độ giảm của tín hiệu và thời gian cần cho sự chuyển đổi từ trạng thái cao xuống trạng thái thấp.

Edge Rate (𝑡 ): Là tỷ lệ trung bình giữa thời gian tăng (rise time, tr) và thời gian

𝑟𝑓 giảm (fall time, tf) Được tính để cung cấp một cái nhìn tổng quan về tốc độ chuyển động của tín hiệu, giúp đánh giá sự nhanh chậm và độ ổn định của nó.

Tốc độ cạnh sẽ được tính theo công thức:

𝑡𝑟𝑓 = 𝑡 𝑟 + 𝑡 2 𝑓 Độ trễ tín hiệu còn được gọi là thời gian trễ lan truyền là thời gian lớn nhất tính từ lúc tín hiệu ngõ vào đi ngang 50% giá trị ổn định đến khi tín hiệu ngõ ra đi ngang 50% giá trị ổn định [9] Độ trễ tín hiệu được cho bởi công thức:

: Độ trễ lan truyền (Propagation delay time).

: Độ trễ lan truyền từ mức thấp lên mức cao (Propagation low to high).

: Độ trễ lan truyền từ mức cao xuống mức thấp (Propagation high to low).

Trong nhiều hệ thống và thiết bị, giá trị mà người ta quan tâm nhiều nhất là công suất tiêu thụ, giá trị này tác động đến nhiều khía cạnh khác nhau của thiết kế Đây là yếu tố trực tiếp liên quan đến hiệu quả năng lượng, với những thiết bị và hệ thống tiêu thụ ít công suất thường có hiệu suất năng lượng cao Quản lý nhiệt độ cũng là một yếu tố quan trọng khác, vì công suất tiêu thụ có thể tạo ra lượng nhiệt và cần phải được kiểm soát để duy trì sự ổn định của hệ thống.

Trong quá trình phát triển thiết kế mới, thông tin về công suất tiêu thụ đóng vai trò quyết định trong việc lựa chọn vật liệu, kích thước, và các linh kiện khác để cải thiện về mặt hiệu suất và giảm thiểu tiêu thụ năng lượng Trong chuyên ngành thiết kế vi mạch, công suất trở thành mấu chốt thiết yếu, với hoạt động của chip thường bị giới hạn bởi diện tích và bị ràng buộc thêm về công suất Điều này thúc đẩy việc đánh đổi trong quá trình thiết kế, khi cần phải cân nhắc kỹ lưỡng giữa các yếu tố để đảm bảo cân bằng tối ưu giữa hiệu suất và tiêu thụ năng lượng.

Công suất tiêu thụ được mô tả là công suất tức thời P(t) mà một phần tử của mạch tiêu thụ hoặc cung cấp, được tính bởi tích của dòng điện đi qua phần tử đó với điện áp được áp dụng lên phần tử đó:

Công suất tiêu thụ trung bình trong khoảng thời gian chu kỳ T là:

Công suất tiêu thụ trong mạch logic:

Công suất tích cực (Active power, 𝑃 ) là năng lượng tiêu tiêu thụ khi mạch

𝑎𝑐𝑡𝑖𝑣𝑒 logic (cổng logic) chuyển mạch (switching).

Công suất động (Dynamic power, 𝑃 ) còn gọi là công suất chuyển mạch

(switching power), là năng lượng cần có cho việc nạp hoặc xả trên tụ điện ở tải ngõ ra (load capacitance).

Công suất ngắn mạch (short circuit power,𝑃 ) là năng lượng tiêu hao do dòng

𝑠𝑐 ngắn mạch từ nguồn (source) đến đất (ground) xuất hiện trong khi các CMOS chuyển trạng thái.

Công suất tĩnh (static power) còn gọi là công suất rò (leakage power,𝑃 ) là

𝑙𝑒𝑎𝑘𝑎𝑔𝑒 năng lượng hao tổn do dòng rò, sinh ra khi logic trong trạng thái ổn định (steady- state), không có sự chuyển mạch Các nguồn dòng rò gồm:

I1: Dòng rõ dưới ngưỡng (Subthreshold leakage, ISUB), ký hiệu là Isub, là dòng từ cực D đến cực S Dòng rò này sinh ra do phân cực yếu, dưới mức ngưỡng.

I2: DIBL (Drain-Induced Barrier Lowering).

I2’: Dòng puchthrough (Channel punchthrough current).

I3: Dòng rò đường ống trực tiếp từ cực G (Gate direct-tunneling leakage current) sinh ra do độ dày lớp “gate oxide” mỏng nên có các điện tử di chuyển qua lại giữa cực

I4: Dòng rò cực D do cảm ứng cực G (Gate-induced drain leakage current, GIDL). I5: Dòng rò ngược trên lớp tiếp giáp p-n (reverse-biased junction leakage current), còn gọi là dòng rò diode Dòng này chảy từ cực S hoặc D đến chất nền (substrate). I6: Dòng cực cổng G do tiêm chất mang nóng (Gate current due to hot-carrier injection).

Hình 2.4.Các loại dòng rò trong CMOS

Từ những nhận định trên, người ta rút ra được công suất của toàn mạch là:

Pull-up ratio và cell ratio

Pull-up ratio là tỷ số giữa khả năng điều khiển dòng điện của transistor kéo lên và transistor truy cập trong một ô nhớ SRAM Được cho bởi công thức:

𝑣à là chiều rộng và chiều dài kênh dẫn của transistor kéo lên cung cấp

𝑃𝑈 dòng điện để duy trì trạng thái logic "1" của ô nhớ.

𝑣à là chiều rộng và chiều dài kênh dẫn của transistor truy cập để đọc/ghi

𝐴𝑇 dữ liệu của ô nhớ SRAM.

Pull-up ratio quan trọng đối với việc xác định khả năng nâng từ mức logic thấp lên mức logic cao Tỷ lệ này quyết định tốc độ và hiệu suất hoạt động của mạch, đặc biệt là trong việc nạp và giữ các giá trị logic ở các đầu ra của mạch Việc lựa chọn pull-up ratio phù hợp đòi hỏi sự cân nhắc giữa tốc độ hoạt động, năng lượng tiêu thụ và độ ổn định của ô nhớ SRAM.

Cell ratio là tỷ số giữa khả năng điều khiển dòng điện của transistor kéo xuống và transistor truy cập trong một ô nhớ SRAM Được cho bởi công thức:

𝑣à là chiều rộng và chiều dài kênh dẫn của transistor kéo xuống duy trì

𝑃𝐷 trạng thái logic "0" của ô nhớ.

𝑣à là chiều rộng và chiều dài kênh dẫn của transistor truy cập để đọc/ghi

𝐴𝑇 dữ liệu của ô nhớ SRAM.

Cell ratio quan trọng đối với việc xác định khả năng hạ từ mức logic cao xuống mức logic thấp Nếu cell ratio lớn có thể mang lại hiệu suất ghi và đọc dữ liệu tốt hơn. Ô nhớ lớn hơn cung cấp khả năng chứa nhiều dữ liệu hơn và có thể tăng cường khả năng điều khiển dòng điện, giúp cải thiện tốc độ truy xuất dữ liệu Tuy nhiên, điều này thường đồng nghĩa với việc tiêu thụ năng lượng cao hơn, do kích thước lớn của cell. Ngược lại, cell ratio nhỏ hơn có thể giảm tiêu thụ năng lượng, nhưng thường đi kèm với hiệu suất truy cập dữ liệu thấp hơn Ô nhớ nhỏ hơn giới hạn dung lượng và có thể giảm khả năng điều khiển dòng điện, ảnh hưởng đến tốc độ truy cập và ghi dữ liệu. Cuối cùng, cell ratio cũng có thể ảnh hưởng đến độ ổn định của dữ liệu trong mỗi cell.

Do đó, cần xem xét kỹ lưỡng về cell ratio để cân đối các giá trị hiệu suất, tiêu thụ năng lượng và các yếu tố khác như diện tích, độ ổn định dữ liệu.

Một số yếu tố ảnh hưởng đến hoạt động của thiết kế

Trong suốt quá trình khảo sát cơ chế làm việc của SRAM, các yếu tố như nhiệt độ và điện áp cung cấp cũng cần được chú trọng Sự biến đổi của các đặc điểm này cũng sẽ tác động đến độ hiệu quả của thiết kế.

Các phân tích đã chỉ ra rằng tăng giảm nhiệt độ có thể làm thay đổi điện áp ngưỡng, sự thay đổi của nhiệt độ cũng tác động đáng kể đến khả năng dẫn điện và vận tốc bão hòa của MOSFET, từ đó làm ảnh hưởng đến hiệu suất cũng như công suất mạch Khi nhiệt độ tăng lên, độ linh động của electron và điện áp ngưỡng giảm, dẫn đến giảm tần số của CMOS [6]. Điện áp cung cấp cũng là một nguyên nhân quan trọng tác động tới công suất cũng như độ trễ của mạch, việc thay đổi điện áp cung cấp cũng giống như lựa chọn giữa độ trễ và công suất mạch Điểm hệ số nhiệt bằng không ZTC (Zero Temperature Coefficient) là điểm mà tại đó điện áp nguồn của transistor không phụ thuộc vào nhiệt độ Điểm ZTC cho phép hoạt động của transistor không bị chi phối bởi sự thay đổi của nhiệt độ, điều này quan trọng trong việc thiết kế mạch CMOS để đảm bảo hiệu suất ổn định dưới các điều kiện nhiệt độ khác nhau Điểm ZTC cũng thay đổi khi chiều dài kênh của transistor thay đổi Có một điện áp cung cấp mà tại đó, tần số của dao động CMOS trở nên độc lập với nhiệt độ, được gọi là điểm cắt tần số Trước điểm này, tần số thể hiện sự phụ thuộc nhiệt độ ngược lại, tức là tần số tăng khi nhiệt độ tăng [6]. Điện áp ngưỡng cũng là một điều kiện quan trọng khi thay đổi nhiệt độ Điện áp ngưỡng tăng khi nhiệt độ giảm, đối với các thiết bị kênh dài thì điện áp ngưỡng phụ thuộc tuyến tính vào nhiệt độ Điểm ZTC xảy ra khi có sự cân bằng giữa ảnh hưởng của nhiệt độ tới độ dẫn điện với điện áp ngưỡng của MOSFET Lưu ý rằng điện áp ngưỡng cũng phụ thuộc vào chiều dài kênh, và việc thay đổi chiều dài kênh sẽ làm dịch chuyển điểm ZTC [6] [7].

Tóm lại, việc tối ưu hóa thiết kế phụ thuộc vào việc điều chỉnh các thông số của thiết bị sao cho hiệu suất mạch không còn phụ thuộc vào sự biến đổi nhiệt độ nhằm đạt được độ ổn định cho mạch CMOS.

Kiến trúc ô nhớ SRAM 6T

2.6.1 Kết cấu ô nhớ SRAM 6T Ô nhớ SRAM 6T là một trong những loại bộ nhớ động lưu trữ dữ liệu trong các mạch tích hợp Cấu trúc bao gồm 6 transistor, được sắp xếp thành một cặp transistor dạng chốt để lưu trữ một bit dữ liệu.

Hình 2.5.Kết cấu ô nhớ SRAM 6TKết cấu của SRAM 6T bao gồm sáu transistor CMOS: bốn transistor M1 và M3,M2 và M4 hình thành hai cổng NOT phục vụ cho việc lưu trữ trạng thái của ô nhớ, hai transistor M5 bên trái và M6 bên phải được điều khiển bởi tín hiệu WL có chức năng truy xuất giá trị trong ô nhớ Hai đường BL và BLB sử dụng để đọc – ghi dữ liệu trong ô nhớ.

2.6.2 Nguyên lý hoạt động Ô nhớ SRAM 6T có ba trạng thái làm việc: chế độ chờ, chế độ đọc và chế độ ghi. Trạng thái làm việc được quyết định bởi tín hiệu WL của ô nhớ. a)Chế độ chờ

Nếu WL = 0, ô nhớ sẽ ở chế độ chờ Các transistor truy cập M5 và M6 ngắt kết nối ô nhớ với các đường dẫn bit BL và BLB, khi đó BL và BLB được kéo lên mức cao và trạng thái ô nhớ được giữ bởi cặp inverter.

Bảng 2.1 Trạng thái của ô nhớ SRAM 6T ở chế độ chờ

Chế độ chờ giúp tiết kiệm năng lượng bằng cách hạn chế hoặc xóa bỏ việc tiêu thụ năng lượng không cần thiết trong ô nhớ SRAM khi không có hoạt động nào xảy ra. Tuy nhiên, khi có yêu cầu truy cập dữ liệu, ô nhớ SRAM sẽ phải thoát khỏi chế độ chờ và chuyển sang chế độ hoạt động bình thường để thực hiện các thao tác đọc hoặc ghi dữ liệu. b)Chế độ đọc

Khi chế độ đọc,các đường bit phải được nạp trước thả nổi ở mức cao Tại hai nút lưu trữ, mức điện áp đối lập nhau, nghĩa là khi một nút có mức điện áp là "0", nút kia sẽ kéo đường bit tương ứng xuống đất Điều này dẫn đến sự đối lập logic giữa BL và BLB Trong quá trình đọc, mạch sẽ xác định mức logic được lưu trữ tại ô nhớ bằng cách kiểm tra tình trạng của hai đường bit Nếu BL = 0 và BLB = 1, ô nhớ sẽ lưu trữ bit "0", ngược lại nếu BL = 1 và BLB = 0, ô nhớ sẽ lưu trữ bit "1".

Bảng 2.2 Trạng thái của ô nhớ SRAM 6T ở chế độ đọc

WL BL BLB Q QB Data

Sau khi quá trình đọc kết thúc, WL, BL và BLB thường được vô hiệu hóa để đảm bảo rằng không có hoạt động nào tiếp tục trên ô nhớ sau quá trình đọc Quá trình này cho phép ô nhớ SRAM 6T đọc giá trị từ ô nhớ một cách nhanh chóng và hiệu quả, mà không làm thay đổi trạng thái lưu trữ của dữ liệu. c) Chế độ ghi

Khi WL = 1, ô nhớ sẽ ở chế độ ghi, mạch ghi sẽ phân cực ngược hai đường bit BL và BLB cũng được kích hoạt để truyền dữ liệu đã chuẩn bị trước tại BL và BLB vào các transistor M1, M3, M2, M4 thông qua các transistor truy cập M5, M6.

Bảng 2.3 Trạng thái của ô nhớ SRAM 6T ở chế độ ghi

WL BL BLB Q QB Data

Sau khi quá trình ghi kết thúc, WL, BL và BLB thường được vô hiệu hóa để đảm bảo rằng không có hoạt động nào tiếp tục trên ô nhớ sau quá trình ghi Quá trình này cho phép ô nhớ SRAM 6T ghi dữ liệu mới vào ô nhớ một cách nhanh chóng và hiệu quả, mà không làm thay đổi trạng thái lưu trữ của các bit khác trong cùng một hàng hoặc cột ô nhớ.

Kiến trúc ô nhớ SRAM 10T

Hình 2.6.Kết cấu ô nhớ SRAM 10T Ô nhớ SRAM 10T sử dụng 10 transistor bao gồm hai transistor truy cập, ba transistor ngủ, hai mạch pMOS dẫn và một mạch đảo chiều như Hình 2.7 Các transistor ngủ được sử dụng như công tắc để ngắt nguồn cung cấp điện cho mạch trong chế độ chờ, giúp tăng cường ổn định mạch và giảm công suất không mong muốn. Mạch pMOS dẫn có khả năng thực hiện cả hai hoạt động đọc và ghi, giúp giảm công suất tiêu thụ của ô nhớ.

Các transistor ngủ có thể là pMOS hoặc nMOS với điện áp ngưỡng cao Chúng được sử dụng như công tắc để ngắt nguồn cấp cho mạch thiết kế Công tắc đầu được nối với VDD còn công tắc cuối được nối với GND Transistor ngủ giúp tăng sự ổn định của mạch, giảm bớt sự chuyển mạch không mong muốn từ đó giảm điện năng tiêu thụ của mạch thiết kế [8].

Mạch pMOS dẫn có khả năng thực hiện cả hai quá trình đọc và ghi Nó còn tạo đường dẫn liên tục từ GND đến ngõ ra mà không bị gián đoạn trong quá trình ghi giúp cải thiện hiệu suất và giảm độ trễ trong quá trình truy cập dữ liệu [8]. Ô nhớ SRAM 10T có ba trạng thái làm việc: chế độ chờ, chế độ đọc và chế độ ghi. a)Chế độ chờ

Khi WL = 0, các transistor truy cập M9 và M10 ngắt kết nối ô nhớ với các đường dẫn bit BL và BLB, khi đó BL và BLB được nạp lên mức cao, trạng thái trước đó của ô nhớ được giữ nguyên.

Bảng 2.4 Trạng thái của ô nhớ SRAM 10T ở chế độ chờ

Khi chế độ đọc,các đường bit phải được nạp trước thả nổi ở mức cao Tại hai nút lưu trữ, mức điện áp đối lập nhau, nghĩa là khi một nút có mức điện áp là "0", nút kia sẽ kéo đường bit tương ứng xuống đất Điều này dẫn đến sự đối lập logic giữa BL và BLB Trong quá trình đọc, mạch sẽ xác định mức logic được lưu trữ tại ô nhớ bằng cách kiểm tra tình trạng của hai đường bit Nếu BL = 0 và BLB = 1, ô nhớ sẽ lưu trữ bit "0", ngược lại nếu BL = 1 và BLB = 0, ô nhớ sẽ lưu trữ bit "1".

Bảng 2.5 Trạng thái của ô nhớ SRAM 10T ở chế độ đọc

WL BL BLB Q QB Data

Khi Q = 1 và QB = 0, BLB không hoàn toàn đạt mức “0”, điều này do QB được mạng kéo xuống nMOS giữ nhưng có dòng điện từ M4 tác động Do đó phải điều chỉnh mạng kéo xuống nMOS mạnh hơn M4, có nghĩa M8 có độ rộng lớn hơn M4, ràng buộc này được gọi là độ ổn định đọc. c) Chế độ ghi

Khi WL = 1, ô nhớ sẽ ở chế độ ghi, mạch ghi sẽ phân cực ngược hai đường bit.Mức logic sẽ được hai transistor truy cập M9 và M10 nạp từ đường bit vào nút lưu trữ.

Bảng 2.6 Trạng thái của ô nhớ SRAM 10T ở chế độ ghi

WL BL BLB Q QB Data

Nếu BL = 0, BLB = 1 thì ô nhớ đang được ghi vào dữ liệu bit “0” Khi đó, nút Q sẽ được BL kéo xuống mức thấp thông qua transistor truy cập M9 mà M3 được coi như đã TẮT nhưng vẫn sinh ra dòng rò dưới ngưỡng, khiến nút Q không được kéo xuống thấp hoàn toàn, để khắc phục vấn đề đó thì M9 cần phải dẫn mạnh hơn M3 nên phải điều chỉnh M9 có độ rộng lớn hơn M3 Tương tự như vậy, M10 phải có độ rộng lớn hơn M4 Ràng buộc này được gọi là độ ổn định ghi.

THIẾT KẾ

Yêu cầu thiết kế

- Thực hiện đầy đủ chức năng đọc - ghi dữ liệu vào ô nhớ.

- Sử dụng công nghệ 90nm cho việc thiết kế và mô phỏng.

- Tính toán được công suất, thời gian trễ lan truyền của thiết kế.

Bộ nhớ SRAM 1 bit

Hình 3.1.Sơ đồ khối bộ nhớ SRAM 1 bit Thiết kế sẽ gồm 4 khối chính:

Khối ô nhớ (Memory Cell): Là các thành phần chính được thiết kế để đóng vai trò lưu trữ thông tin, thực hiện các tính toán để xác định năng lượng và thời gian trễ. Khối mạch nạp trước: Khi tín hiệu PRE ở mức thấp, khối mạch nạp trước sẽ tiến hành nạp các giá trị bit lên đến mức điện áp cao, chuẩn bị cho quá trình đọc hoặc ghi dữ liệu sắp tới.

Khối mạch ghi: Khi tín hiệu WE ở mức cao, khối mạch ghi sẽ tiếp nhận dữ liệu từ tín hiệu đầu vào Data Dữ liệu này sẽ được truyền qua các đường dẫn BL và BLB để được lưu trữ trong các ô nhớ.

Khối mạch đọc: Chức năng chính là tăng cường và khuếch đại tín hiệu được đọc từ các ô nhớ, nhằm đảm bảo tính chính xác và đáng tin cậy của dữ liệu.

Bộ nhớ SRAM 64 bit

Bộ nhớ SRAM 64 bit được xây dựng dựa trên một cấu trúc ma trận 8 hàng và 8 cột, tổng cộng bao gồm 64 ô nhớ SRAM 1 bit Mỗi ô nhớ 1 bit đóng vai trò là một đơn vị lưu trữ độc lập, giữ lại một bit thông tin Sự chọn lựa các hàng của ma trận được thực hiện thông qua mạch giải mã 3 sang 8 với các đầu vào (A0, A1, A2), tạo ra các tín hiệu điều khiển WL ở mức cao để kích hoạt một trong 8 hàng của bộ nhớ.

Hình 3.2.Sơ đồ khối bộ nhớ SRAM 64 bitPhương án thiết kế này mang lại nhiều lợi ích, bao gồm khả năng lưu trữ dữ liệu và thực hiện các thao tác đọc/ghi trên nhiều ô nhớ cùng một lúc Thiết kế thông qua cách sắp xếp này giúp kết hợp nhiều ô nhớ đơn giản thành một bộ nhớ lớn một cách hiệu quả Tuy nhiên, việc thiết kế bộ nhớ SRAM 64 bit cũng gặp phải một số hạn chế, bao gồm công đoạn thiết kế và nối dây giữa các khối ô nhớ 1 bit với nhau khá phức tạp.Khi mở rộng dung lượng bằng cách tăng số lượng ô nhớ, cấu trúc ma trận sẽ chiếm nhiều diện tích trên bề mặt chip hơn.

KẾT QUẢ

Kết quả mô phỏng ô nhớ SRAM 6T

Hình 4.1.Mô phỏng dạng sóng của ô nhớ SRAM 6T

Từ A đến B, khi WL = 1, BL = 1 và BLB = 0, ô nhớ lưu trữ giá trị “1” tương ứng với giá trị của hai đường bit Tương tự, từ B đến C, BL = 0, BLB = 1, ô nhớ lưu trữ giá trị “0” Từ D tới E, khi WL = 0, ô nhớ sẽ không còn phụ thuộc giá trị của hai đường bit mà sẽ giữ nguyên trạng thái vừa lưu trữ trước đó Dạng sóng cho thấy ô nhớ hoạt động đúng với lý thuyết.

4.1.2 Tính toán độ trễ, công suất ô nhớ SRAM 6T Độ trễ lan truyền: Tiến hành mô phỏng và tính toán độ trễ lan truyền của ô nhớSRAM 6T với mức điện áp 1V ở điều kiện nhiệt độ bao gồm -27ºC, 27ºC và 127ºC nhằm phân tích tác động của nhiệt độ đến kết quả của ô nhớ.

Hình 4.2.Độ trễ lan truyền từ thấp lên cao của ô nhớ SRAM 6T ở 1V và -27ºC Hình 4.2 cho thấy độ trễ lan truyền từ thấp lên cao của ô nhớ SRAM 6T ở điện áp

1V và nhiệt độ -27ºC là𝑡 24.0919 ps.

Hình 4.3.Độ trễ lan truyền từ cao xuống thấp của ô nhớ SRAM 6T ở 1V và -27ºC Hình 4.3 cho thấy độ trễ lan truyền từ cao xuống thấp của ô nhớ SRAM 6T ở điện áp 1V và nhiệt độ -27ºC là 𝑡 13.1417 ps.

𝑃𝐻𝐿 ≈ Độ trễ lan truyền trung bình của ô nhớ SRAM 6T ở điện áp 1V và nhiệt độ -27ºC khoảng 𝑇 = 18.62 ps.

Hình 4.4 Độ trễ lan truyền từ thấp lên cao của ô nhớ SRAM 6T ở 1V và 27ºC Hình 4.4 cho thấy độ trễ lan truyền từ thấp lên cao của ô nhớ SRAM 6T ở điện áp

1V và nhiệt độ 27ºC là𝑡 29.9132 ps.

Hình 4.5.Độ trễ lan truyền từ cao xuống thấp của ô nhớ SRAM 6T ở 1V và 27ºC Hình 4.5 cho thấy độ trễ lan truyền từ cao xuống thấp của ô nhớ SRAM 6T ở điện áp 1V và nhiệt độ 27ºC là𝑡 16.4330 ps.

𝑃𝐻𝐿 ≈ Độ trễ lan truyền trung bình của ô nhớ SRAM 6T ở điện áp 1V và nhiệt độ 27ºC khoảng 𝑇 = 23.17 ps.

Hình 4.6.Độ trễ lan truyền từ thấp lên cao của ô nhớ SRAM 6T ở 1V và 127ºC Hình 4.6 cho thấy độ trễ lan truyền từ thấp lên cao của ô nhớ SRAM 6T ở điện áp

1V và nhiệt độ 127ºC là 𝑡 44.5181 ps.

𝑃𝐻𝐿≈ Độ trễ lan truyền trung bình của ô nhớ SRAM 6T ở điện áp 1V và nhiệt độ 127ºC khoảng 𝑇 = 35.13 ps.

Công suất: Tiến hành mô phỏng và tính toán công suất ở các điều kiện nhiệt độ cùng các mức điện áp cung cấp khác nhau Mô phỏng với nhiệt độ -27ºC, 27ºC, 127ºC ở mức điện áp 1V và các mức điện áp cung cấp 0.8V, 1V, 1.2V, 1.5V ở nhiệt độ 27ºC.

Hình 4.8.Công suất tiêu thụ của ô nhớ SRAM 6T ở 1V và -27ºC

Hình 4.8 cho thấy công suất tiêu thụ của ô nhớ SRAM 6T ở điện áp 1V và nhiệt độ -27ºC khoảng 19.06 nW.

Hình 4.9.Công suất tiêu thụ của ô nhớ SRAM 6T ở 1V và 27ºC

Hình 4.9 cho thấy công suất tiêu thụ của ô nhớ SRAM 6T ở điện áp 1V và nhiệt độ 27ºC khoảng 46.52 nW.

Hình 4.11.Công suất tiêu thụ của ô nhớ SRAM 6T ở 27ºC và 0.8V

Hình 4.11 cho thấy công suất tiêu thụ của ô nhớ SRAM 6T ở nhiệt độ 27ºC và điện áp 0.8V khoảng 19.71 nW.

Kết quả mô phỏng ô nhớ SRAM 10T

Hình 4.14.Mô phỏng dạng sóng của ô nhớ SRAM 10T

Từ A đến B, khi WL = 1, BL = 1 và BLB = 0, ô nhớ lưu trữ giá trị “1” tương ứng với giá trị của hai đường bit Tương tự, từ B đến C, BL = 0, BLB = 1, ô nhớ lưu trữ giá trị “0” Từ D tới E, khi WL = 0, ô nhớ sẽ không còn phụ thuộc giá trị của hai đường bit mà sẽ giữ nguyên trạng thái vừa lưu trữ trước đó Mô hình SRAM 10T được thiết kế có độ trễ giữa BL với QB và giữa BLB với Q Giá trị này có thể được giảm bằng cách sử dụng transistor ngủ và pMOS dẫn Khi cần ghi giá trị “0” vào nút lưu trữ đang chứa giá trị “1” thì điện áp bằng “0” sẽ được áp dụng lên BL tương ứng tạo ra dòng điện chạy qua thiết bị kéo lên đến nút lưu trữ đang giữ mức cao làm cho nó được kéo xuống mức thấp làm trạng thái lưu trữ thay đổi từ “1’ sang “0” Tương tự, khi cần ghi giá trị “1” vào nút đang lưu trữ giá trị “0” thì quá trình đảo ngược sẽ xảy ra, làm thay đổi trạng thái của nút lưu trữ từ “0” sang “1” [8] Dạng sóng cho thấy ô nhớ hoạt động đúng với lý thuyết.

4.2.2 Tính toán độ trễ, công suất ô nhớ SRAM 10T Độ trễ lan truyền: Tiến hành mô phỏng và tính toán độ trễ lan truyền của ô nhớSRAM 10T với mức điện áp 1V ở điều kiện nhiệt độ bao gồm -27ºC, 27ºC và 127ºC nhằm phân tích tác động của nhiệt độ đến kết quả của ô nhớ.

Hình 4.15.Độ trễ lan truyền từ thấp lên cao của ô nhớ SRAM 10T ở 1V và -27ºC Hình 4.15 cho thấy độ trễ lan truyền từ thấp lên cao của ô nhớ SRAM 10T ở điện áp

1V và nhiệt độ -27ºC là𝑡 8.0833 ps.

Hình 4.16.Độ trễ lan truyền từ cao xuống thấp của ô nhớ SRAM 10T ở 1V và -27ºC Hình 4.16 cho thấy độ trễ lan truyền từ cao xuống thấp của ô nhớ SRAM 10T ở điện áp 1V và nhiệt độ -27ºC là𝑡 5.4211 ps.

𝑃𝐻𝐿≈ Độ trễ lan truyền trung bình của ô nhớ SRAM 10T ở điện áp 1V và nhiệt độ -27ºC khoảng 𝑇 = 6.75 ps.

1V và nhiệt độ 27ºC là𝑡 11.0198 ps.

Hình 4.18.Độ trễ lan truyền từ cao xuống thấp của ô nhớ SRAM 10T ở 1V và 27ºC Hình 4.18 cho thấy độ trễ lan truyền từ cao xuống thấp của ô nhớ SRAM 10T ở điện áp 1V và nhiệt độ 27ºC là 𝑡 6.6306 ps.

𝑃𝐻𝐿 ≈ Độ trễ lan truyền trung bình của ô nhớ SRAM 10T ở điện áp 1V và nhiệt độ 27ºC khoảng 𝑇 = 8.83 ps.

1V và nhiệt độ 127ºC là 𝑡 26.1577 ps.

𝑃𝐻𝐿 ≈ Độ trễ lan truyền trung bình của ô nhớ SRAM 10T ở điện áp 1V và nhiệt độ

Công suất: Tiến hành mô phỏng và tính toán công suất ở các điều kiện nhiệt độ cùng các mức điện áp cung cấp khác nhau.Mô phỏng với nhiệt độ -27ºC, 27ºC, 127ºC ở mức điện áp 1V và các mức điện áp cung cấp 0.8V, 1V, 1.2V, 1.5V ở nhiệt độ 27ºC.

Hình 4.21.Công suất tiêu thụ của ô nhớ SRAM 10T ở 1V và -27ºC

Hình 4.21 cho thấy công suất tiêu thụ của ô nhớ SRAM 10T ở điện áp 1V và nhiệt độ -27ºC khoảng 1.408 nW.

Hình 4.24.Công suất tiêu thụ của ô nhớ SRAM 10T ở 27ºC và 0.8V Hình 4.24 cho thấy công suất tiêu thụ của ô nhớ SRAM 10T ở nhiệt độ 27ºC và điện áp 0.8V khoảng 1.566 nW.

Hình 4.25.Công suất tiêu thụ của ô nhớ SRAM 10T ở 27ºC và 1.2V Hình 4.25 cho thấy công suất tiêu thụ của ô nhớ SRAM 10T ở nhiệt độ 27ºC và điện áp 1.2V khoảng 3.402 nW

Hình 4.26.Công suất tiêu thụ của ô nhớ SRAM 10T ở 27ºC và 1.5VHình 4.26 cho thấy công suất tiêu thụ của ô nhớ SRAM 10T ở nhiệt độ 27ºC và điện áp 1.5V khoảng 5.639 nW

Đánh giá hiệu quả thiết kế

Kết quả mô phỏng hai thiết kế tại điện áp 1V và nhiệt độ 27ºC được tổng hợp:

Bảng 4.1 Công suất và độ trễ lan truyền

Công suất (nW) 46.52 8.83 Độ trễ lan truyền (ps) 23.17 2.365

Bảng 4.1 cho thấy SRAM 10T nhờ được thiết kế với hai transistor truy cập, ba transistor ngủ, hai mạch PMOS dẫn và một mạch đảo đã giảm đáng kể công suất và độ trễ lan truyền so với kiến trúc ô nhớ 6T Mạch SRAM 10T được thiết kế nhằm mục đích giảm độ trễ và tiêu thụ năng lượng, đồng thời tăng cường hiệu suất và độ ổn định cho các ứng dụng tính toán năng lượng thấp.

Kết quả mô phỏng hai thiết kế tại nhiệt độ 27ºC và thay đổi điện áp được tổng hợp:

Bảng 4.2 Công suất tiêu thụ với các mức điện áp khác nhau Điện áp cung cấp

(V) Công suất tiêu thụ (nW)

Khi giảm điện áp cung cấp thì công suất tiêu thụ cũng giảm, tuy vậy ô nhớ 10T vẫn có mức công suất tiêu thụ ít nhất Kết quả này cho thấy ô nhớ SRAM 10T là kiến trúc tốt hơn kiến trúc ô nhớ 6T.

Ảnh hưởng của nhiệt độ đến thiết kế

Kết quả của việc tiến hành mô phỏng và đo lường các thông số liên quan đến độ trễ và tiêu thụ công suất ở các mức nhiệt độ khác nhau được trình bày trong Bảng 4.3.Quá trình mô phỏng này đã được tiến hành dưới ba điều kiện nhiệt độ khác nhau, bao gồm nhiệt độ môi trường là 27ºC, mức nhiệt độ thấp hơn môi trường là -27ºC và cao hơn là 127ºC Các kết quả của mô phỏng này tương đương với những kết quả được trình bày trong phần 2.5.

Bảng 4.3 Ảnh hưởng của nhiệt độ tại điện áp 1V

Nhiệt độ (ºC) Độ trễ (ps) Công suất (nW)

Vậy sự thay đổi nhiệt độ có tác động rất rõ rệt đến thiết kế Thực hiện tối ưu hóa các thông số để giảm thiểu sự ảnh hưởng của nhiệt độ đến mạch CMOS là cần thiết để làm tăng độ tin cậy của mạch.

Kết quả mô phỏng mạch nạp trước

Hình 4.27.Mô phỏng dạng sóng mạch nạp trướcKhi PRE = 0, hai đường BL và BLB được kéo lên mức cao Trong khoảng thời gian này, quá trình nạp giúp duy trì sự ổn định của điện áp trên cả hai đường BL và BLB,tạo điều kiện thuận lợi cho việc đọc và ghi dữ liệu Tương tự với những khoảng thời gian khác khi PRE ở mức thấp.

Kết quả mô phỏng mạch ghi

Hình 4.28.Mô phỏng dạng sóng mạch ghi Trong khoảng thời gian từ 0us đến 10us WRITE_EN ở mức cao, ngõ ra BL được ghi dữ liệu từ chân đầu vào DATA Khi chân DATA = 1 thì BL = 1 và BLB = 0. Tương tự như vậy, khi chân DATA = 0 thì BL = 0 còn BLB = 1 Còn khoảng thời gian từ 10us đến 20us WRITE_EN ở mức thấp thì BL và BLB có mức điện áp không xác định.

Hình 4.29.Độ trễ lan truyền từ thấp lên cao của mạch ghi Hình 4.29 cho thấy độ trễ lan truyền từ thấp lên cao của mạch ghi là

Hình 4.30.Độ trễ lan truyền từ cao xuống thấp của mạch ghi

Hình 4.30 cho thấy độ trễ lan truyền từ cao xuống thấp của mạch ghi là

𝑡𝑃𝐻𝐿 ≈ Độ trễ lan truyền trung bình của mạch ghi𝑇 𝑃𝐷 = 𝑡 𝑃𝐿𝐻 + 𝑡 2 𝑃𝐻𝐿 = 23.52 + 23.79

Hình 4.31.Công suất tiêu thụ của mạch ghiHình 4.31 cho thấy công suất tiêu thụ của mạch ghi khoảng 38.24 nW.

Kết quả mô phỏng mạch đọc

Hình 4.32.Mô phỏng dạng sóng của mạch đọc Trong khoảng thời gian từ 10us đến 20us chân SE ở mức ở mức thấp, ngõ ra OUT không thay đổi giá trị đọc trước đó Ngược lại, trong khoảng thời gian từ 0us đến 10us, khi SE ở mức cao, ngõ ra OUT được đọc dữ liệu từ việc so sánh sự chênh lệch điện áp giữa chân BL và BLB Tại vị trí BL = 1 và BLB = 0, ngõ ra OUT = 1 (đọc giá trị 1) Tương tự như vậy, BL = 0 và BLB = 1, ngõ ra OUT = 0 (đọc giá trị 0).

Hình 4.33.Độ trễ lan truyền từ thấp lên cao của mạch đọc Hình 4.33 cho thấy độ trễ lan truyền từ thấp lên cao của mạch đọc là

Hình 4.34.Độ trễ lan truyền từ cao xuống thấp của mạch đọc

Hình 4.34 cho thấy độ trễ lan truyền từ cao xuống thấp của mạch đọc là

𝑡𝑃𝐻𝐿 ≈ Độ trễ lan truyền trung bình của mạch đọc𝑇 𝑃𝐷 = 𝑡 𝑃𝐿𝐻 + 𝑡 2 𝑃𝐻𝐿 = 47.82 + 26.49

Hình 4.35.Công suất tiêu thụ của mạch đọcHình 4.35 cho thấy công suất tiêu thụ của mạch đọc khoảng 32.56 uW.

Kết quả mô phỏng mạch giải mã 3 sang 8

Hình 4.36.Mô phỏng dạng sóng mạch giải mã 3 sang 8 Khi E ở mức thấp, ngõ ra mạch giải mã ở mức thấp từ W0 đến W7 Ngược lại, khi

E ở mức cao ứng với một tổ hợp ngõ vào A0, A1, A2 thì cho ngõ ra W0, W1, W2, W3, W4, W5, W6, W7 lên mức cao Cụ thể là, khi A2A1A0 = 000 thì ngõ ra W0 lên mức cao Khi A2A1A0 = 001 thì ngõ ra W1 lên mức cao Khi A2A1A0 = 010 thì ngõ ra W2 lên mức cao cũng như tương tự cho các ngõ ra còn lại.

Kết quả mô phỏng bộ nhớ SRAM 1 bit

Sau khi thực hiện tính toán công suất và độ trễ lan truyền của hai kiến trúc ô nhớSRAM 6T và 10T, chúng ta có thể thấy ô nhớ SRAM 10T đã đạt các cải thiện giảm đáng kể công suất tiêu thụ và độ trễ lan truyền so với ô nhớ SRAM 6T Vậy nên trong phần này, người thực hiện đề tài quyết định chọn ô nhớ SRAM 10T để tiến hành mô phỏng bộ nhớ SRAM 1 bỉt trên phần mềm Cadence bằng cách ghép các thành phần riêng lẻ của SRAM lại với nhau theo sơ đồ như Hình 3.13.

Hình 4.37.Sơ đồ nguyên lý SRAM 1 bit sử dụng SRAM 10T

Tiếp theo tạo một Cellview với việc sắp xếp ngõ vào cho phép đọc SE, ngõ vào cho phép ghi WE, ngõ vào dữ liệu DATA và ngõ ra dữ liệu OUT một cách thuận tiện để kết nối dễ dàng với các SRAM 1 bit khác.

Hình 4.38.Đóng gói SRAM 1 bit sử dụng SRAM 10T

Kết quả mô phỏng bộ nhớ SRAM 64 bit

Hình 4.39.Sơ đồ nguyên lý SRAM 64 bit sử dụng SRAM 10T

Bộ nhớ được ghép bởi 64 bộ nhớ SRAM 1 bit sử dụng SRAM 10T thông qua bộ giải mã 3 sang 8.

Tiêu đề	Thiết kế và mô phỏng ô nhớ SRAM công suất thấp
Tác giả	Trần Quang Định
Người hướng dẫn	ThS. Lê Minh Thành
Trường học	Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh
Chuyên ngành	Công nghệ Kỹ thuật Điện tử - Viễn thông
Thể loại	Đồ án tốt nghiệp
Năm xuất bản	2024
Thành phố	Thành phố Hồ Chí Minh

Định dạng
Số trang	70
Dung lượng	13,32 MB