Luận văn thạc sĩ Kỹ thuật điện tử: Nghiên cứu, mô phỏng chế tạo MOS cực nóng hổi

TRƯỜNG ĐẠI HỌC BÁCH KHOA

ĐẶNG CÔNG THỊNH

NGHIÊN CỨU, MÔ PHỎNG CHẾ TẠO MOS CỰC CỔNG NỔI

Chuyên ngành: Kỹ Thuật Điện Tử Mã số: 60520203

LUẬN VĂN THẠC SĨ

TP HỒ CHÍ MINH, tháng 06 năm 2019

CÔNG TRÌNH ĐƯỢC HOÀN THÀNH TẠI

TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH

Cán bộ hướng dẫn khoa học: PGS TS HOÀNG TRANG

(Ghi rõ họ, tên, học hàm, học vị và chữ ký)

Cán bộ chấm nhận xét 1: ………

(Ghi rõ họ, tên, học hàm, học vị và chữ ký) Cán bộ chấm nhận xét 2: ………

(Ghi rõ họ, tên, học hàm, học vị và chữ ký) Luận văn thạc sĩ được bảo vệ tại Trường Đại học Bách Khoa, ĐHQG Tp HCM, ngày … tháng … năm 201

Thành phần Hội đồng đánh giá Luận văn thạc sĩ gồm: 1 ………

ĐẠI HỌC QUỐC GIA TP.HCM

TRƯỜNG ĐẠI HỌC BÁCH KHOA

CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc Lập - Tự Do - Hạnh Phúc

NHIỆM VỤ LUẬN VĂN THẠC SĨ

Chuyên ngành: Kỹ Thuật Điện Tử Mã số: 60520203

I TÊN ĐỀ TÀI:

NGHIÊN CỨU, MÔ PHỎNG CHẾ TẠO MOS CỰC CỔNG NỔI

II NHIỆM VỤ VÀ NỘI DUNG

1 Nghiên cứu kiến trúc MOS cực cổng nổi ứng dụng trong Non-Volatile Memory

2 Xây dựng quy trình chế tạo kiến trúc MOS cực cổng nổi trên phần mềm TCAD như một nhà máy sản xuất ảo

3 Mô phỏng, đo đạc và kiểm tra các thông số của MOS cực cổng nổi sau khi chế tạo

4 Xem xét, đánh giá ảnh hưởng của một số thông số sản xuất lên chất lượng của MOS cực cổng nổi

III NGÀY GIAO NHIỆM VỤ : 01/07/2018 IV NGÀY HOÀN THÀNH NHIỆM VỤ : 01/06/2019

LỜI CẢM ƠN

Để hoàn thành luận văn thạc sĩ, ngoài sự cố gắng và nỗ lực của bản thân, tôi đã nhận được sự giúp đỡ nhiều từ tập thể và các cá nhân Tôi xin ghi nhận và tỏ lòng biết ơn tới tập thể và các cá nhân đã dành cho tôi sự giúp đỡ quý báu đó

Đầu tiên tôi xin bày tỏ lòng biết ơn sâu sắc đến thầy PGS.TS HOÀNG TRANG

Thầy đã đưa ra gợi ý đầu tiên để hình thành nên ý tưởng của đề tài, góp ý cho tôi rất nhiều về cách nhận định đúng đắn trong những vấn đề nghiên cứu, cách tiếp cận nghiên cứu hiệu quả

Tôi xin chân thành cảm ơn quý Thầy Cô Khoa Điện – Điện Tử, trường Đại học Bách Khoa Tp.HCM đã truyền dạy những kiến thức quý giá cho tôi, đó cũng là những kiến thức không thể thiếu trên con đường nghiên cứu khoa học và sự nghiệp của tôi sau này

Luận văn thạc sĩ đã hoàn thành trong thời gian quy định với sự nỗ lực của bản thân, tuy nhiên không thể không có những thiếu sót Kính mong quý Thầy Cô chỉ dẫn thêm để tôi bổ sung những kiến thức và hoàn thiện bản thân mình hơn

Xin trân trọng cảm ơn

Tp HCM, ngày 01 tháng 06 năm 2019 Tác giả luận văn

Đặng Công Thịnh

TÓM TẮT LUẬN VĂN THẠC SĨ Tiếng Việt:

Trong thập kỷ vừa qua chứng kiến một sự tăng rất mạnh mẽ của thị trường semiconductor memory bao gồm volatile memories (SRAM hoặc DRAM) và non-volatile memories (EPROM, EEPROM hoặc FLASH), cả hai loại memory này đều được phát triển dựa trên công nghệ CMOS Volatile memories sẽ mất dữ liệu khi ngắt nguồn cung cấp, trong khi đó non-volatile memories vẫn giữ được dữ liệu khi ngắt nguồn cung cấp Nhờ vào đặc điểm đó nên non-volatile memories được ứng dụng trong rất nhiều hệ thống khác nhau như cell phones, computers và communications [1] Vì vậy, loại memory này được sử dụng rất rộng rãi và thu hút được nhiều sự chú ý từ các nhà khoa học Tuy nhiên, để nghiên cứu về loại memory này, chúng ta cần nghiên cứu về MOS cực cổng nổi (Floating-gate MOS) đầu tiên bỡi vì nó là “core” của mọi modern non-volatile memories [2]

Rất nhiều nghiên cứu đã được tiến hành nhằm nghiên cứu về MOS cực cổng nổi như công trình “3D TCAD simulations of geometry effects on the floating-gate structure” [3], công trình này nghiên cứu về cấu trúc của MOS cực cổng nổi và đưa ra các thông số hình học của MOS cực cổng nổi cho công nghệ CMOS 180nm hoặc là công trình “The simulations of threshold voltages of the floating-gate device between operations using TCAD tools” [4], công trình này trình bày mô phỏng giá trị điện áp ngưỡng của MOS cực cổng nổi ở các điều kiện hoạt động sử dụng công cụ TCAD Tuy nhiên, tất cả các công trình trên không đưa ra một quy trình chế tạo chi tiết cho MOS cực cổng nổi Một quy trình chế tạo chi tiết cần được nghiên cứu đầu tiên trong mô phỏng để tiết kiệm thời gian cũng như cost trong chế tạo

Luận văn trình bày nghiên cứu về MOS cực cổng nổi bao gồm cấu trúc và hoạt động (đọc, lập trình/ghi và xóa) Một quy trình chế tạo MOS cực cổng nổi cho công nghệ CMOS 180nm được đề xuất để nghiên cứu về cấu trúc và hoạt động

Sau khi chế tạo MOS cực cổng nổi, luận văn trình bày mô phỏng ảnh hưởng của process variation lên điện áp ngưỡng Nghiên cứu cho thấy sự nhạy cảm (sensitivity) của điện áp ngưỡng đối với các thông số hình học như gate length, gate width, tunnel oxide thickness, nitride spacer thickness và bottom ONO oxide thickness

Luận văn được hoàn thành dựa trên việc sử dụng các công cụ của TCAD như Athena, Atlas và Devedit3D cho các mô phỏng 2D và 3D [5]

Tiếng Anh:

The past decade witnessed a significant increase in the semiconductor memory market including volatile memories (SRAM or DRAM) and non-volatile memories (EPROM, EEPROM or FLASH), and both of them are developing based on the complementary metal oxide semiconductor technology Volatile memories lose data contents when power supply is turned off and non-volatile ones are capable of keeping data contents even without power supply Thanks to this characteristic, the non-volatile memories offer the system many different opportunities and cover a wide range of applications such as cell phones, computers and communication [1] Therefore, this kind of memory has been using commonly and it attracts great attention from many researchers However, in order to study this kind of memory, we have to research the floating-gate device because it is the core of every modern non-volatile memories [2]

Many researches have been conducted to study the floating-gate device such as the 3D TCAD simulations of geometry effects on the floating-gate structure [3] which also demonstrate the floating-gate structure and parameter definitions in CMOS 180nm technology or the simulations of threshold voltages of the floating-gate device between operations using TCAD tools [4] However, all of these researches have not proposed a detailed flow to fabricate the floating-gate device A detailed fabrication flow needs to be investigated firstly in simulation to save the time and the cost of fabrication

In this thesis, a study for this device including the structure and operation (read, program/write and erase) A detailed design flow to fabricate the floating-gate device is proposed to investigate the 2D and 3D structure and operation

After the fabrication finished, in this thesis, the simulation effect of process variation on threshold voltage is presented The study illustrates the sensitivity of the threshold voltage to different geometrical parameters including gate length, gate width, tunnel oxide thickness, nitride spacer thickness, and bottom ONO oxide thickness

This thesis is finished by using Athena, Atlas and Devedit3D tools for 2D and 3D structure simulations [5]

LỜI CAM ĐOAN

Tôi xin cam đoan rằng:

Mọi số liệu và kết quả nghiên cứu trong luận văn thạc sĩ này là hoàn toàn trung thực và chưa từng được công bố trong bất kỳ công trình nào khác

Tác giả luận văn

Đặng Công Thịnh

MỤC LỤC

CHƯƠNG 1: MỞ ĐẦU LUẬN VĂN 12

1.1 Lý do chọn đề tài luận văn và mục tiêu của đề tài 12

1.2 Ý nghĩa khoa học và ý nghĩa thực tiễn 14

CHƯƠNG 2: TỔNG QUAN VỀ MOS CỰC CỔNG NỔI 15

2.1 Kiến trúc của MOS cực cổng nổi và so sánh với kiến trúc của mosfet 15

2.2 Hoạt động của MOS cực cổng nổi 15

2.3 Trạng thái Reading 16

2.3.1 Mô hình MOS cực cổng nổi truyền thống 16

2.3.2 Mô hình cân bằng điện tích 19

2.4 Kết quả mô phỏng lý thuyết 20

2.5 Trạng thái Programming 22

2.5.1 Mô hình dòng điện CHE 22

2.5.2 Mô hình Channel Hot Electron thay thế 25

2.5.3 Mô hình dòng CHISEL 27

2.6 Trạng thái Erasing 28

2.6.1 Tổng quan về Fowler-Nordheim Current 28

2.6.2 Mật độ dòng điện xuyên qua lớp Tunnel Oxide 30

2.6.3 Hiệu ứng lượng tử hóa điện tích lên chiều cao hàng rào oxide 31

2.6.4 Tính toán Fox - Oxide Field 32

2.6.5 Phương pháp tính Fox - Oxide Field đơn giản 33

2.6.6 Phương pháp tính toán Fox - Oxide Field bằng phương pháp cổ điển 33

2.6.7 Phương pháp tính toán Fox - Oxide Field bao gồm hiệu ứng lượng tử hóa điện tích: một phương pháp xấp xỉ 34

CHƯƠNG 3: MÔ PHỎNG CHẾ TẠO MOS CỰC CỔNG NỔI 37

3.1 Xây dựng mô hình 2D MOS cực cổng nổi 37

3.2 Xây dựng mô hình 3D MOS cực cổng nổi 48

CHƯƠNG 4: MÔ PHỎNG VÀ PHÂN TÍCH KẾT QUẢ 49

4.1 Mô phỏng, đo đạc và kiểm tra các thông số của MOS cực cổng nổi sau khi chế tạo 49

4.1.1 Mô phỏng điện áp ngưỡng của MOS cực cổng nổi trước khi lập trình 49

4.1.2 Mô phỏng lượng điện tích trên floating gate và điện áp ngưỡng sau khi lập trình 50

4.1.3 Mô phỏng lượng điện tích trên floating gate trong quá trình xóa 51

4.2 Xem xét, đánh giá ảnh hưởng của một số thông số sản xuất lên chất lượng của MOS cực cổng nổi 51

4.2.1 Ảnh hưởng của giá trị Gate length 52

4.2.2 Ảnh hưởng của giá trị Tunnel oxide thickness 56

4.2.3 Ảnh hưởng của giá trị Gate width 60

4.2.4 Ảnh hưởng của giá trị Nitride spacer thickness 64

4.2.5 Ảnh hưởng của giá trị Bottom ONO oxide thickness 68

CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 72

5.1 Kết luận 72

5.2 Hướng phát triển 72

Hình 2 1 Mô hình mosfet và floating-gate mos 15

Hình 2 2 Điện áp ngưỡng của mosfet và floating-gate mos 15

Hình 2 3 Mô hình floating-gate mos và điện áp ngưỡng 16

Hình 2 4 Mô hình floating-gate mos theo mô hình cổ điển 17

Hình 2 5 Đường cong thí nghiệm (symbols) và mô hình mô phỏng (solid lines) thu được từ giả sử 𝑄𝐹𝐺 = −0.65𝑓𝐶 cho một ô nhớ EEPROM 0.35µm (W=0.3µm, L=0.75µm, CCG=30fF) 21

Hình 2 6 Đường cong thí nghiệm (symbols) và mô hình mô phỏng (solid lines) thu được từ giả sử 𝑄𝐹𝐺 = 0.13𝑓𝐶 cho một ô nhớ Flash 0.25µm (W=0.25µm, L=0.375µm, CCG=0.8fF) 22

Hình 2 7 Mô phỏng mô hình (solid line) và các đường cong thí nghiệm (symbol) được đo trên ô nhớ Flash 0.18µm (W=0.22µm, L=0.3µm, CCG=0.56fF) 22

Hình 2 8 Áp đặt điện thế và xuất hiện trường điện 23

Hình 2 9 Mô phỏng đường đi của hot electron trong không gian potential-space 24

Hình 2 10 CHE current được thể hiện khi áp dụng lần lượt 3 công thức 2.29, 2.30, 2.31 với VDS=4.2V 27

Hình 2 11 Mô tả sự ion hóa tạo thành dòng CHISEL 27

Hình 2 12 Mô tả tạo thành dòng CHISEL bên cạnh dòng CHE 28

Hình 2 13 Mối tương quan giữa electron, điện trường, điện áp 29

Hình 2 14 Floating-gate mos ở trạng thái Program 29

Hình 2 15 Giá trị điện áp giả thiết để áp đặt vào mô hình 30

Hình 2 16 Chiều vector electron sẽ di chuyển dựa vào lực điện trường 30

Hình 2 17 Sơ đồ hiệu ứng lượng tử điện tích tại lớp silicon-oxide 32

Hình 2 18 Trường oxide được tính trên một tụ điện n+polysilicon/p-silicon MOSFET (TOX=2.5 nm) với phương pháp đơn giản (nét đứt), lý thuyết cổ điển (chấm chấm), hiệu ứng lượng tử hóa điện tích (nét liền) 36Hình 2 19 Biễu diễn phần trăm sai số của các phương pháp, lấy chuẩn mực là phương pháp tính Fox bao gồm hiệu ứng lượng tử hóa điện tích Phương pháp tính toán đơn giản

(nét liền) và cổ điển (nét đứt) Mỗi đường cùng loại là tụ điện n+polysilicon/p-silicon

MOSFET có độ dày oxide khác nhau (2.5, 5, 10 nm) 36

Hình 3 1 Quy trình chế tạo MOS cực cổng nổi 37

Hình 3 2 Mesh define và wafer define 38

Hình 3 3 Mesh define và wafer define 38

Hình 3 4 Grow epitaxial layer 39

Hình 3 5 Tạo giếng p-type 40

Hình 3 6 Tạo locos 40

Hình 3 7 Grow tunnel oxide 41

Hình 3 8 Grow tunnel oxide 41

Hình 3 9 Dope channel 42

Hình 3 10 Tạo floating gate và dope polysilicon 43

Hình 3 11 Tạo lớp oxide – nitride – oxide 43

Hình 3 12 Tạo cổng control gate 44

Hình 3 13 Cắt polysilicon – oxide – nitride – oxide – polysilicon và phủ lớp oxide 45

Hình 3 14 Tạo n-type cho drain và source 45

Hình 3 15 Grow oxide protection layer 46

Hình 3 16 Tạo cổng nổi drain và source 46

Hình 3 17 Mô hình 2D của MOS cực cổng nổi 47

Hình 3 18 Mô hình 2D của MOS cực cổng nổi 47

Hình 3 19 Mô hình 3D của MOS cực cổng nổi 48

Hình 3 20 Mô hình 3D của MOS cực cổng nổi 48

Hình 4 1 Điện áp ngưỡng Vt trước khi lập trình 49

Hình 4 2 Lượng điện tích trên floating gate trong quá trình lập trình 50

Hình 4 3 Điện áp ngưỡng Vt sau khi lập trình (màu xanh) 50

Hình 4 4 Lượng điện tích trên floating gate trong quá trình xóa 51

Hình 4 5 So sánh các đặc tuyến điện áp ngưỡng Vt trước khi lập trình 52

Hình 4 6 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình lập trình 52

Hình 4 7 So sánh các đặc tuyến điện áp ngưỡng Vt sau khi lập trình 53

Hình 4 8 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình xóa 53Hình 4 9 So sánh sự thay đổi của điện áp ngưỡng trước và sau khi lập trình ứng với từng giá trị Gate length 55

Hình 4 10 So sánh các đặc tuyến điện áp ngưỡng Vt trước khi lập trình 56Hình 4 11 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình lập trình 56Hình 4 12 So sánh các đặc tuyến điện áp ngưỡng Vt sau khi lập trình 57Hình 4 13 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình xóa 57Hình 4 14 So sánh sự thay đổi của điện áp ngưỡng trước và sau khi lập trình ứng với từng giá trị Tunnel oxide thickness 59Hình 4 15 So sánh các đặc tuyến điện áp ngưỡng Vt trước khi lập trình 60Hình 4 16 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình lập trình 60Hình 4 17 So sánh các đặc tuyến điện áp ngưỡng Vt sau khi lập trình 61Hình 4 18 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình xóa 61Hình 4 19 So sánh sự thay đổi của điện áp ngưỡng trước và sau khi lập trình ứng với từng giá trị Gate width 63Hình 4 20 So sánh các đặc tuyến điện áp ngưỡng Vt trước khi lập trình 64Hình 4 21 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình lập trình 64Hình 4 22 So sánh các đặc tuyến điện áp ngưỡng Vt sau khi lập trình 65Hình 4 23 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình xóa 65Hình 4 24 So sánh sự thay đổi của điện áp ngưỡng trước và sau khi lập trình ứng với từng giá trị Nitride spacer thickness 67Hình 4 25 So sánh các đặc tuyến điện áp ngưỡng Vt trước khi lập trình 68Hình 4 26 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình lập trình 68Hình 4 27 So sánh các đặc tuyến điện áp ngưỡng Vt sau khi lập trình 69Hình 4 28 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình xóa 69Hình 4 29 So sánh sự thay đổi của điện áp ngưỡng trước và sau khi lập trình ứng với từng giá trị Bottom ONO oxide thickness 71

DANH MỤC BẢNG

Bảng 4 1 Bảng thống kê điện áp ngưỡng trước và sau khi lập trình khi giá trị Gate length thay đổi 55Bảng 4 2 Bảng thống kê điện áp ngưỡng trước và sau khi lập trình khi giá trị Tunnel oxide thickness thay đổi 59Bảng 4 3 Bảng thống kê điện áp ngưỡng trước và sau khi lập trình khi giá trị Gate width 63Bảng 4 4 Bảng thống kê điện áp ngưỡng trước và sau khi lập trình khi giá trị Nitride spacer thickness thay đổi 67Bảng 4 5 Bảng thống kê điện áp ngưỡng trước và sau khi lập trình khi giá trị Bottom ONO oxide thickness thay đổi 71

DANH MỤC TỪ VIẾT TẮT

EEPROM Electrically Erasable Programmable Read Only Memory

CHƯƠNG 1: MỞ ĐẦU LUẬN VĂN 1.1 Lý do chọn đề tài luận văn và mục tiêu của đề tài

Trong khoảng thời gian vài thập kỷ vừa qua chứng kiến một sự phát triển mạnh mẽ của lĩnh vực semiconductor memories, sự phát triển này được nhìn thấy rõ thông qua số lượng các sản phẩm được tiêu thụ trên thị trường như cellular phones và các thiết bị electronic portable (palm top, mobile PC, mp3 audio player, digital camera,…) Cụ thể là ngành semiconductor memories chiếm tới 20% tổng thu nhập của ngành semiconductor [1]

Semiconductor memories bao gồm 2 nhánh phát triển đó là volatile memories và nonvolatile memories Cả hai nhánh này đều được phát triển dựa trên công nghệ CMOS (Complementary Metal-Oxide-Semiconductor)

- Volatile memories bao gồm như SRAM hoặc DRAM, mặc dù loại memories này có tốc độ đọc và ghi rất nhanh (SRAM) hoặc có mật độ tích hợp rất cao (DRAM) nhưng có nhược điểm đó là mất dữ liệu khi nguồn điện cung cấp bị ngắt

- Nonvolatile memories bao gồm như EPROM, EEPROM hoặc FLASH, loại memories này có khả năng cân bằng được chất lượng của quá trình lập trình và đọc (so với SRAM và DRAM) với ưu điểm là dữ liệu không mất đi khi nguồn điện cung cấp bị ngắt Hình 1.1 dưới đây mô tả sự phân loại của MOS memories:

Hình 1 1 Phân loại MOS memories

Nhờ vào chính đặc điểm này mà nonvolatile memory được lựa chọn sử dụng trong nhiều hệ thống với rất nhiều ứng dụng khác nhau như automotive, computer, communication…

Hình 1 2 Ứng dụng chính của NVM

Các loại nonvolatile memory khác nhau được so sánh với nhau thông qua hai tiêu chí đó là tính linh động (flexibility) và giá cả (cost) [1] Flexibility chỉ khả năng có thể được lập trình và xóa nhiều lần trên hệ thống với đơn vị nhỏ nhất (chip, page, byte, bit) Cost có nghĩa là sự phức tạp của quy trình và trong chế tạo trên silicon, ví dụ: mật độ tích hợp (density), kích thước cell Hình 1.3 dưới đây cho thấy FLASH memory có được sự cân bằng giữa flexibility và cost [1], bỡi vì có kích thước cell nhỏ nhất 1T (một transistor) cùng với tính linh hoạt rất tốt

Hình 1 3 Nonvolatile memory (NVM) trên mặt phẳng flexibility-cost Điểm chung của các loại NVM đó là giữ được dữ liệu khi không có nguồn điện cung cấp

Ứng dụng của FLASH memory như cellular phones và các thiết bị portable khác như palm top, mobile PC, mp3 audio player… Hơn nữa, trong những năm sắp tới, hệ thống portable sẽ yêu cầu nhiều hơn nữa nonvolatile memories, với độ tích hợp cao và tốc độ ghi dữ liệu rất cao cho ứng dụng lưu trữ dữ liệu hoặc truy cập random nhanh cho thực thi code trong place

Dựa trên nhu cầu của thị trường thì có thể chia sản phẩm FLASH thành hai loại với ứng dụng khác nhau đó là code storage và data storage

- Code storage: nơi mà chương trình hoặc sự hoạt động của hệ thống được lưu trữ bỡi microprocessor hoặc microcontroller

- Data (or mass) storage: nơi mà file dữ liệu cho hình ảnh, nhạc, và giọng nói được lưu trữ và đọc một cách tuần tự

Từ trình bày ở phần trên cho thấy tầm quan trọng của FLASH memory trong ngành semiconductor memories Cụ thể hơn thì FLASH memory được tạo thành từ MOS cực cổng nổi (floating-gate mos (1T)), đó là lý do luận văn chọn hướng nghiên cứu về cấu trúc, hoạt động của MOS cực cổng nổi và phần chính của luận văn là xây dựng quy trình chế tạo sử dụng công cụ TCAD như một nhà máy sản xuất ảo Thực hiện mô phỏng ở mức chế tạo, đánh giá sự ảnh hưởng của các thông số chế tạo lên chất lượng của MOS cực cổng nổi

1.2 Ý nghĩa khoa học và ý nghĩa thực tiễn

Ý nghĩa khoa học và ý nghĩa thực tiễn của đề tài:

- Tạo tiền đề cho hướng nghiên cứu về linh kiện memory (memory device) trong lĩnh vực vi mạch đó là MOS cực cổng nổi được ứng dụng trong NVM - NonVolatile Memory

- Xây dựng quy trình chế tạo linh kiện sử dụng công cụ TCAD như một nhà máy sản xuất ảo Từ đó có thể thực hiện mô phỏng, đánh giá các đặc tính của linh kiện Hướng phát triển xây dựng model cho linh liện, sau đó áp dụng vào trong thiết kế Analog, Memory…

- Vận dụng kiến thức nền tảng của MOS cực cổng nổi để áp dụng vào các thiết kế vi mạch tương tự (Analog) Hiện nay, việc áp dụng MOS cực cổng nổi rất rộng rãi nhờ vào nhiều đặc điểm nổi trội của linh kiện

CHƯƠNG 2: TỔNG QUAN VỀ MOS CỰC CỔNG NỔI 2.1 Kiến trúc của MOS cực cổng nổi và so sánh với kiến trúc của mosfet

Về mặt cấu tạo, floating-gate mos có thêm cổng nổi (FG) và được cách ly hoàn toàn bỡi các lớp cách điện, dùng để lưu trữ điện tích [6]

Hình 2 1 Mô hình mosfet và floating-gate mos

Về bản chất floating-gate mos đơn giản nhất gồm một mosfet và các tụ điện được ghép nối ở cực cổng [7] Mosfet thông thường chỉ có một điện áp ngưỡng trong khi đó floating-gate mos có nhiều điện áp ngưỡng ứng với các chế độ hoạt động

Hình 2 2 Điện áp ngưỡng của mosfet và floating-gate mos

2.2 Hoạt động của MOS cực cổng nổi

Floating-gate mos có 3 trạng thái hoạt động đó là trạng thái Read, Program/Write và trạng thái Erase Việc chọn trạng thái hoạt động phụ thuộc vào sự điều chỉnh các thông số điện áp nguồn, điện áp máng…

Floating-gate mos có thể chuyển từ một trạng thái này sang trạng thái khác (từ programmed “0” đến erased “1”) và có thể lưu trữ thông tin độc lập khi không có nguồn điện cung cấp

Thiết bị nhớ floating-gate mos là một MOS transistor với điện áp ngưỡng được xác định bởi công thức:

  (2.1) Trong đó: K là hằng số phụ thuộc vào cực cổng và vật liệu nền, doping và độ dày cực

cổng

QFG là điện tích trên cổng nổi (FG)

CCG là điện dung giữa cổng điều khiển (CG) và cổng nổi (FG)

Điện áp ngưỡng có thể thay đổi giá trị bằng cách thay đổi lượng điện tích trên cổng nổi (floating poly-silicon gate) Vì vậy, bằng cách lưu trữ hoặc loại bỏ lượng điện tích trên cực cổng thì điện áp ngưỡng có thể thay đổi tương ứng từ trạng thái “0” đến trạng thái “1” Quy định về trạng thái “1” tương ứng với trạng thái “Erase” và trạng thái “0” tương ứng với trạng thái “Program” được quy định theo chuẩn P1005 IEEE Draft Standard for Definitions, Symbols and Characterization of Floating Gate Memory Arrays

2.3 Trạng thái Reading

Floating-gate mos hoạt động (trong điều kiện DC) ở trạng thái Read bằng cách áp một điện áp tại cực cổng nằm giữa các giá trị của điện áp ngưỡng Erase và Program Hình 2.3 dưới đây mô tả trạng thái hoạt động Read của floating-gate mos

Hình 2 3 Mô hình floating-gate mos và điện áp ngưỡng

2.3.1 Mô hình MOS cực cổng nổi truyền thống

Việc phân tích và đưa ra lý thuyết về floating-gate memory cells đã được biết đến rộng rãi trong thời gian qua Nhưng thực tế chỉ có nhiều công trình nghiên cứu về model cho program/erase transient simulations của floating-gate mos Ngược lại là có rất ít công trình về mô phỏng đặc tính DC của floating-gate memory cells

2.3.1.1 Phương pháp tính điện áp FG cổ điển

Dưới đây là mặt cắt của floating-gate mos Trong đó CD, CS, CB, CCG lần lượt là điện dung giữa FG với cực Drain (D), Source (S), Body (B) và Control Gate (CG).

Hình 2 4 Mô hình floating-gate mos theo mô hình cổ điển

Cổng trên cùng là cổng điều khiển và cổng bên dưới được cách li hoàn toàn bởi lớp cách điện là cổng floating gate (FG), cổng FG hoạt động như một “potential well” Nếu các điện tích được đưa vào well thì các điện tích sẽ không thể di chuyển ra khỏi FG nếu không có tác động từ bên ngoài (external force) từ đó có thể kết luận được là FG có khả năng lưu trữ điện tích [8] Q được gọi là điện tích lưu trữ trong FG, khi không tích điện Q=0, ta có:

Q C FGVFGVCGC VS FGVSC VD FGVDC VB FG VB0 (2.2) Trong đó: VFG điện thế trên FG,

VCG điện thế trên cực điều khiển,

VD, VB, VS lần lượt là điện thế trên cực D, B, S

Giả sử gọi CT là tổng điện dung: CT CFGCSCDCB(2.3) và hệ số coupling của các điện cực (J) là j

  (2.4) với J là một trong các giá trị CG, D, S và B Khi đó điện thế của FG được thể hiện bỡi công thức tương đương sau:

VFG CGVCGDVDBVBSVS (2.5) Công thức (2.5) cho thấy điện áp của FG không chỉ phụ thuộc vào điện áp của cực điều khiển mà còn phụ thuộc vào cực nguồn, máng và cực thân Hơn nữa, nếu cực nguồn và cực thân đều được nối xuống đất thì công thức (2.5) trở thành:

VFG CGVCG f V DS, với DDCGCG

  (2.6) 2.3.1.2 Tính toán dòng máng

Các công thức của floating-gate mos có thể suy ra từ các công thức của MOS transistor một cách đơn giản bằng việc thay điện áp MOS gate VGS bằng VFG và chuyển đổi các thông số của device như điện áp ngưỡng, hệ số dẫn điện β, các giá trị này được xác định với sự phụ thuộc cực điều khiển [8]:

- Điện áp ngưỡng:VTFG CG.VTCG (2.7) - Hệ số dẫn điện:

 (2.8) Bằng cách này, phương trình dòng điện - điện áp (I-V) của floating-gate mos trong cả hai miền hoạt động Triode (TR) và Saturation (SR) có thể dễ dàng được suy ra từ MOS transistor thông thường [9]

- Dòng điện máng khi floating-gate mos hoạt động ở vùng Triode:

- Floating-gate mos có thể có dòng điện kể cả khi VCG – VS < VT, do kênh dẫn có thể bật bởi điện áp máng (drain voltage) thông qua thành phần f.VDS Hiệu ứng này gọi là “drain turn-on”

- Vùng bão hòa của MOS transistor là nơi IDS độc lập với VDS Điều này không còn đúng với floating-gate mos, IDS tiếp tục tăng khi điện áp máng tăng Hay nói một cách khác đó là không có vùng bão hòa xuất hiện, IDS phụ thuộc vào VDS ngay cả trong điều kiện bão hòa Lưu ý rằng với floating-gate mos thì điều kiện biên giữa triode và saturation được mô tả bỡi công thức VDSS =  S 

∆VT = VT− VT0= −Q CCG

⁄ (2.14) Cuối cùng, bằng cách áp dụng công thức (2.13) vào hai công thức (2.9) và (2.10) ta được: - Dòng điện máng khi floating-gate mos hoạt động ở vùng tuyến tính (Q ≠ 0):

2.3.1.3 Giới hạn của phương pháp

Mặc dù phương pháp tính toán điện dung FG cổ điển được trình bày ở trên được sử dụng một cách rộng rãi, nhưng sự chính xác của phương pháp này còn hạn chế bỡi phương trình (2.1) Có hai lý do chính dẫn đến sự thiếu chính xác của phương pháp trên đó là:

Thứ nhất, bỡi vì FG được cách ly bỡi chất cách điện dẫn đến hệ số điện dung coupling không dễ để đánh giá và phương pháp được đề xuất để trích xuất các giá trị này thường cồng kềnh và thiếu chính xác [9, 10-15]

Thứ hai, tỉ lệ điện dung coupling được định nghĩa bỡi công thức 𝛼𝐽 = 𝐶𝐽

𝐶𝑇 phụ thuộc vào bias và vì vậy việc bỏ qua sự phụ thuộc bias có thể dẫn đến errors đáng kể trong việc tính toán điện áp FG [10, 11, 12, 16]

2.3.2 Mô hình cân bằng điện tích

2.3.2.1 Quy trình tính điện áp FG

Một phương pháp mới mang đến sự thuận lợi từ việc thực thi model Spice một cách đơn giản giống như sub-circuits đã được phát triển được trình bày ở công trình [17] để tính điện áp FG Phương pháp mới này có quy trình tính điện áp FG dựa trên giải pháp của phương trình

cân bằng điện tích tại nút cổng nổi (floating gate node) Tức là điện tích trên cổng control QGcộng với điện tích trên mặt phía dưới của FG-CG capacitor, bằng với điện tích được forced in/out của FG trong quá trình hoạt động lập trình/xóa (program/erase) QFG – giá trị này trong điều kiện DC là hằng số và phụ thuộc vào trạng thái của cell nhớ

Q VV V V CV V Q (2.17) Trong đó điện tích trên cực cổng QG là một hàm phức tạp của các điện áp tại FG, S, D, B tương ứng làQ VG FG,V V VS, D, B CCGVFGVCGQFG

Trong một số circuit simulators, các giá trị điện tích của MOS transistor tại các cực S, D, B, FG đã có sẵn, vì vậy việc tính toán các giá trị này là không còn được yêu cầu và do đó quy trình tính toán điện áp FG được đơn giản hóa Chi tiết về cách xác định điện áp FG được trình bày trong tài liệu tham khảo [17]

Phương pháp này cho ra giá trị điện áp FG chính xác hơn mô hình cổ điển đã được trình bày ở phần trên (mô hình dựa vào hệ số điện dung coupling)

2.3.2.2 Ưu điểm và khả năng mở rộng

- Mô hình có thể dễ dàng được mở rộng bỡi vì các quy định (rule) đã được bao gồm mô hình MOS bên trong và mô hình này không ảnh hưởng đến việc tính toán điện áp FG

- Mô hình rất đơn giản để thực hiện bỡi vì sử dụng các phần tử mạch chuẩn với giá trị tham số có thể xác định bằng cách áp dụng quy trình trích xuất MOS parameter trở thành dummy cell (một FG cell có FG và CG được nối tắt) và sự thêm vào một số thông số có thể dễ dàng ước lượng từ layout và cross section

- Độ chính xác của mô hình phụ thuộc chủ yếu vào mô hình MOS được áp dụng

- Thời gian tính toán tương đương với một MOS đơn giản, vì vậy có thể được dùng trong Spice-like circuit simulators

- Mô hình này có thể dễ dàng được mở rộng để mô phỏng đặc tính transient cho FG memories bằng cách thêm vào một tập các điện áp điều khiển dòng điện cực nguồn, cung cấp một mô hình tin cậy cho cơ chế program/erase

- Mô hình này có thể được sử dụng để đánh giá tác động của dòng rò, do sự suy thoái điện (SILC) và bức xạ (RILC) của tunnel oxide trên memory cell reliability, cung cấp mô hình tin cậy cho RILC và SILC

2.4 Kết quả mô phỏng lý thuyết

Bên cạnh một vài thuận lợi được đề cập ở phần trên thì mô hình cân bằng điện tích (charge balance model) cũng cho thấy sự chính xác trong mô phỏng cho đặc tính DC của EEPROM và

FLASH memory cells Một EEPROM được xem xét để kiểm tra sự chính xác này với mô hình sử dụng được chế tạo từ công nghệ CMOS 0.35um với các kích thước như sau: độ dày của gate và tunnel oxide lần lượt là 20 và 7nm, điện dung giữa cực CG và FG là 𝐶𝐺𝐶 = 3𝑓𝐹; width và length của FG lần lượt là 𝑊 = 0.3𝑢𝑚, 𝐿 = 0.75𝑢𝑚 Ba loại FLASH memories với công nghệ 0.25um và 0.18um cũng được chọn để kiểm tra cho mô hình Kích thước của ba loại này là: độ dày của lớp gate oxide nằm trong khoảng 10nm, điện dung giữa cực CG và FG nằm trong khoảng ~0.8 đến ~0.4fF; L thay đổi trong khoảng giữa 0.425um và 0.3um, W thay đổi trong khoảng từ 0.3um và 0.16um.

Kết quả mô phỏng thể hiện quan hệ giữa I-V dưới đây được thực hiện sử dụng mô hình cân bằng điện tích với điện tích trên cực FG: 𝑄𝐹𝐺 = −0.65𝑓𝐶

Hình 2 5 Đường cong thí nghiệm (symbols) và mô hình mô phỏng (solid lines) thu được từ giả sử 𝑄𝐹𝐺 = −0.65𝑓𝐶 cho một ô nhớ EEPROM 0.35µm (W=0.3µm, L=0.75µm, CCG=30fF)

Hình 2 6 Đường cong thí nghiệm (symbols) và mô hình mô phỏng (solid lines) thu được từ giả sử 𝑄𝐹𝐺 = 0.13𝑓𝐶 cho một ô nhớ Flash 0.25µm (W=0.25µm, L=0.375µm, CCG=0.8fF)

Hình 2 7 Mô phỏng mô hình (solid line) và các đường cong thí nghiệm (symbol) được đo trên ô nhớ Flash 0.18µm (W=0.22µm, L=0.3µm, CCG=0.56fF)

Mô phỏng cho thấy sự chính xác của mô hình mà không cần phải thêm vào các tham số để tinh chỉnh

2.5 Trạng thái Programming

Phương pháp Channel Hot Electron Current dựa trên nền tảng lý thuyết trường điện từ Phương pháp này được phân ra thành hai phương pháp xảy ra dựa vào cách thức di chuyển của electron là CHE và CHISEL Luận văn sẽ xét đến mô hình “Lucky electron” ở mô hình CHE và ion hóa cực Drain tạo electron ở mô hình CHISEL

2.5.1 Mô hình dòng điện CHE

- Mô hình “Lucky-electron”: Khi đặt điện thế đủ chênh lệch giữa các cực của gate mos Ví dụ: Vg=15V, Vd=10V và Vs=Vsubstrate=0V thì sẽ xuất hiện 2 điện trường:

floating-Hình 2 8 Áp đặt điện thế và xuất hiện trường điện

- Điện trường Es là kết quả của chênh lệch điện áp giữa cực Source và Drain, có chiều từ D về S Điện trường này khiến cho electron đi từ cực S về cực D tạo thành dòng điện Id - Điện trường Ev là kết quả của sự chênh lệch điện áp giữa cổng Control Gate và nền

Substrate, có chiều từ CG về Substrate

Mô hình “Lucky Electron” được phân 2 ra loại như sau:

- Loại hạt thứ nhất: trong quá trình di chuyển tử S qua D sát bề mặt oxide, nhận tác động của điện trường Ev, khiến cho hạt dẫn đủ năng lượng để bức lên lớp poly của FG - Loại hạt thứ hai: trong quá trình di chuyển từ S qua D, hạt này nhận tác động của các hạt

khác, tác động này phải có hướng đi về lớp oxide, mỗi lần có sự tác động như vậy sẽ góp phần tăng động năng cho hạt được tác động để đi lên lớp oxide và tới FG

Hình 2 9 Mô phỏng đường đi của hot electron trong không gian potential-space

Dựa trên khoảng di chuyển của 1 electron là 𝑑 = 𝛷0

𝑞𝐸𝑐 để đủ động năng có thể vượt qua

hàng rào Si/SiO2 Xác xuất đạt mục tiêu là exp d

  

  với =7-10nm Do đó, dòng điện CHE được tạo ra nhờ “Lucky-electron” [18] được cho bởi công thức sau:

Một số công thức gần đúng:

VVL EV

VVL E



Trong đó,

- Xj: độ sâu junction - KL: (=0.22cm1/6)

- LE: effective channel length

- ESAT điện trường cho bão hòa vận tốc (khoảng 4.104V/cm)

2.5.2 Mô hình Channel Hot Electron thay thế

Trong mô hình này ta sử dụng một số khái niệm về mô hình định tính giúp cải thiện độ chính xác của việc mô phỏng Để tính số lượng electron kích thích đóng góp vào dòng CHE, tức các hạt electron có động năng cao hơn rào Si/SiO2 và hướng tới cổng, ta cần biết một số tính chất vật lý sau:

- Sự phân bố năng lượng của electron là chức năng của điện trường bên (điện trường tạo bởi Substrate và G)

- Sự phân bố động lượng để ước lượng phân tử electron đi về phía cổng

- Xác suất PIN để một electron có năng lượng điện trường, động lượng và khoảng cách d tới hàng rào Si/SiO2 có thể vượt qua rào cản oxide

- PIN được ước lượng tính toán thông qua 3 giá trị sau:  Xác suất PV:

Giả thuyết rằng sự phân bố động lượng electron là hình cầu

 Xác suất PC: electron bảo toàn năng lượng tới tận Si/SiO2.

Có nghĩa là các electron này không bị va chạm, hay biến đổi năng lượng



  

4 2exp

34 2exp

forF TFx

Fx TFx

(2.30)

Với KCHE  L P PIN C V

Một cách tính rút gọn khác có thể đơn giản hóa công thức trên là bỏ đi ảnh hưởng của xác xuất đường hầm Khi đó chỉ xét đến các electron có năng lượng cao hơn chiều cao rào điện thế oxide [19]

Nếu bỏ đi sự ảnh hưởng của xác xuất đường hầm, sẽ có sai lệch rõ rệt khi tăng điện thế Vg

Hình 2 10 CHE current được thể hiện khi áp dụng lần lượt 3 công thức 2.29, 2.30, 2.31 với VDS=4.2V

2.5.3 Mô hình dòng CHISEL

Đây là trường hợp thứ 2 mà electron có thể sinh ra và đi tới bề mặt oxide và đi lên FG

Hình 2 11 Mô tả sự ion hóa tạo thành dòng CHISEL

Nhờ điện trường ES (được tạo từ điện thế Drain và Source) electron từ cực S đi tới cực D, electron này được kích thích và ion hóa cực máng Drain tạo thành cặp pole-electron* và cặp điện tích này bị đẩy ra khỏi cực máng

Hình 2 12 Mô tả tạo thành dòng CHISEL bên cạnh dòng CHE

Sau khi ra khỏi cực máng, nhờ điện trường EV (được tạo từ điện thế tại cực Control Gate và nền Substrate) điện tích electron* sẽ lên tới FG Còn lỗ trống pole* ra tới Substate, lỗ trống này sẽ ion hóa cực Substrate tạo thành cặp pole-electron**, electron** này tiếp tục được điện trường EVđẩy lên bề mặt oxide và được đẩy lên FG

2.6 Trạng thái Erasing

2.6.1 Tổng quan về Fowler-Nordheim Current

Giải pháp để thực hiện xóa dữ liệu là đưa các electron được đưa lên FG ở bước lập trình trở về lại lớp nền Nguyên lý hoạt động của phương pháp FN hoàn toàn phụ thuộc vào điện áp được áp vào các cực của floating-gate mos

Ý tưởng thực hiện dựa trên hiện tượng trường điện từ Khi đặt một điện áp vào một bề mặt có điện tích thì sẽ xuất hiện điện trường E có chiều từ cực dương đến cực âm, đồng thời các electron âm sẽ di chuyển ngược chiều điện trường tức là từ cực âm đến cực dương Nhờ đó, các electron trên lớp Metal sẽ đi qua lớp Insulator nhờ lực điện trường E

Hình 2 13 Mối tương quan giữa electron, điện trường, điện áp

Áp dụng hiện tượng trên để thiết lập trạng thái Erasing cho floating-gate mos

Hình 2 14 Floating-gate mos ở trạng thái Program

Ban đầu ở trạng thái bit-0 (trạng thái Programming), trên FG có chứa các electron bị cách ly với các cực bởi lớp Tunnel Oxide và Barrier Oxide Mục tiêu của chúng ta là sẽ kéo các electron trên FG trở về lớp nền Substrate Thiết lập điện áp như sau:

Hình 2 15 Giá trị điện áp giả thiết để áp đặt vào mô hình

Cực CG (Control Gate) sẽ có mức điện áp thấp hơn so với mức điện áp ở vùng Substrate, Source và Drain Độ chênh lệch điện áp đủ lớn để tạo ra lực điện trường đủ mạnh để có thể phá vỡ lớp Tunnel Oxide, chính xác hơn là các electron đi xuyên qua trường oxide (Fox) để tới Substrate

Hình 2 16 Chiều vector electron sẽ di chuyển dựa vào lực điện trường

Bên cạnh việc thực hiện Erase thì FN cũng có thể để sử dụng để thực hiện quá trình Program/Write bằng cách làm ngược lại

2.6.2 Mật độ dòng điện xuyên qua lớp Tunnel Oxide

Xác suất các electron xuyên qua lớp Tunnel Oxide tạo thành dòng điện phụ thuộc vào vật liệu, hình dạng, chiều cao, chiều rộng của hàng rào điện thế Phương trình Schroedinger biểu diễn mối quan hệ như sau :

  (2.32)

164 2

32 2

q mA

- hàng rào oxide, đối với Si/SiO2 cổ điển eV

- mSi và mOX là khối lượng hiệu dụng của electron trong Si và trong lớp oxide Giá trị mOX trong khoảng 0.4m0 đến 0.5m0 Trong đó sự khác biệt nhỏ về mOX liên quan đến quá trình oxy hóa khác nhau, m0 khối lượng electron tự do

Khi bỏ qua sự thay đổi của nhiệt độ [24,25], ta có phương trình tính mật độ dòng như sau:

2.6.3 Hiệu ứng lượng tử hóa điện tích lên chiều cao hàng rào oxide

Sự tập trung điện tích ở một vị trí tại bề mặt oxide sẽ khiến cho độ dày điện tử của lớp oxide cao hơn độ dày vậy lý của lớp oxide, khiến cho giảm điện dung và tăng điện thế của lớp oxide so với lý thuyết cổ điển Điều này tác động đến Fox – Field Oxide, là nguyên nhân của sự sai lệch trong tính toán mật độ dòng FN

Năng lượng hạt dẫn được định lượng ngay tại bề mặt, các electron không tập trung ở mức điện thế đáy Ec mà chúng phân bố theo mức điện thế khác nhau và cao hơn Ec Do sự phân bố không tập trung đó, các electron đi qua lớp Tunnel oxide đối mặt với một hàng rào điện thế thấp hơn , khiến cho các hệ số FN tính toán theo thuyết cổ điển bị sai Giả sử chiều cao hàng rào điện thế là  và năng lượng điện trường thấp nhất được xác định ở đáy Silicon - E0 [26,27]

EI và ZI là mức năng lượng và khoảng cách tập trung từ bề mặt của băng phụ được lượng tử thứ I,  chiều cao hiệu dụng của rào cản điện thế oxide

Để đánh giá E0 (mức năng lượng điện trường tại bề mặt đáy), ta phân tích mức năng lượng E0 có thể đạt được điện thế tĩnh chính xác tại bề mặt Si/SiO2 bằng một điện thế tuyến tính [28,29-31]

 h

(2.35) FSi là điện trường hiệu dụng cho các hạt dẫn trong Silicon [29-31] và A0=2.338 là điểm đầu tiên của hàm Airy’s

2.6.4 Tính toán Fox - Oxide Field

Trường oxide Fox thường được tính toán bằng các phương pháp gần đúng – lược bỏ hiệu ứng lượng tử và hiệu ứng suy giảm Ta xác định Fox bằng cách giải phương trình dưới đây [26, 32,33]:

V F T     V (2.36) Trong đó:

- V: điện áp đặt vào 2 bên oxide - Fox Tox: điện áp rớt trên lớp oxide

Hình 2 17 Sơ đồ hiệu ứng lượng tử điện tích tại lớp silicon-oxide

- C và A: điện áp tại bề mặt cathode/anode oxide và là hằng số - Tox: độ dày lớp oxide

- VFB: điện áp băng tần phẳng

2.6.5 Phương pháp tính Fox - Oxide Field đơn giản

Để thực hiện các phép tính nhanh và xấp xỉ của trường điện bên trong oxide, một số giả sử về điều kiện hoạt động của cathode/anode được áp dụng như sau:

- Nếu cathode/anode đang tích điện, có thể bỏ qua điện áp rơi trên bề mặt oxide, sao cho C 0

  (2.37) Trong đó:

- Si: hằng số điện môi của Silicon - C

N : độ pha tạp của vật liệu cathode/anode

Từ phương trình trên ta nhận thấy, C

 tỉ lệ nghịch với C

N - sự suy giảm điện tích rơi

trên bề mặt oxide có thể bỏ qua khi cathode/anode được làm từ silicon đa tinh thể hoặc silicon pha tạp cao Nhưng với điều kiện độ chênh lệch điện áp thấp, khi điện áp tăng lên cao thì độ sai lệch trong việc ước tính Fox không còn chính xác do đó ta không thể tính xác trong điều kiện Erase/Program của bộ nhớ floating gate

- Khi cathode/anode đảo cực, điện áp bề mặt giảm có thể tính bằng công thức:

2.6.6 Phương pháp tính toán Fox - Oxide Field bằng phương pháp cổ điển

Xuất phát từ định luật Gauss tại các bề mặt cathode/anode với oxide, trường điện bên trong oxide được tính như sau:

Q là điện tích cathode/anode trên một đơn vị diện tích, là nguyên nhân của sự sụt giảm điện

áp bề mặt cathode/anode theo lý thuyết cổ điển [33]

Nhận xét: Một số ưu điểm của phương pháp cổ điển:

- Tính chính xác của tính toán FOX được cải thiện

- Giải pháp FOX không có gián đoạn giữa các vùng hoạt động khác nhau hay vùng tập trung điện tích theo mức năng lượng khác nhau, do đó tránh được các vấn đề hội tụ

- Để cải thiện độ chính xác thì đồng thời sẽ làm phức tạp tính toán, do đó phương pháp tính toán đơn giản được đề cập ở mục 2.6.5 vẫn tối ưu hơn

2.6.7 Phương pháp tính toán Fox - Oxide Field bao gồm hiệu ứng lượng tử hóa điện tích: một phương pháp xấp xỉ

Hiện tượng lượng tử hóa điện tích tại bề mặt Si/SiO2 phải được tính đến để tính chính xác trường oxide khi kích thước thiết bị tiếp cận VLSI-ULSI Đặc biệt, một mô hình các hiệu ứng lượng tử điện tích là cần thiết để đánh giá chính xác C

(2mZ,i) Aj (2.41) Zi,j= 2Ei,j

3qFSi (2.42) Trong đó,

Aj là số không thứ J của hàm Airy, trong đó chỉ số j biểu thị dải phụ được xem xét mZ,I là khối lượng electron/lỗ trống có tác động theo hướng bình thường với bề mặt Mật độ bề mặt của các electron và lỗ trống của mỗi tầng điện trường xác định bởi phương trình:

ln 1 exp

ln 1 exp

FD iiB

E i j

D iiBH i j

EEm g k T

k TEEm g k T

k T

,, ,

E HE H i ji jE HE H i j

ZE/H là khoảng cách các điện tích tới bề mặt oxide

Gọi CL là điện tích bề mặt được đánh giá theo lý thuyết cổ điển ta có CCLQ

    

Hình 2 18 Trường oxide được tính trên một tụ điện n+polysilicon/p-silicon MOSFET (TOX=2.5 nm) với phương pháp đơn giản (nét đứt), lý thuyết cổ điển (chấm chấm), hiệu ứng lượng tử

hóa điện tích (nét liền)

Hình 2 19 Biễu diễn phần trăm sai số của các phương pháp, lấy chuẩn mực là phương pháp tính Fox bao gồm hiệu ứng lượng tử hóa điện tích Phương pháp tính toán đơn giản (nét liền) và cổ điển (nét đứt) Mỗi đường cùng loại là tụ điện n+polysilicon/p-silicon MOSFET có

độ dày oxide khác nhau (2.5, 5, 10 nm)

Nhận xét:

So với các phương pháp tính FOX trước đó, mô hình hóa hiện tượng lượng tử hóa điện tích trở nên quan trọng hơn khi độ dày oxide mỏng hơn Trong thực tế, lỗi tính FOX do loại trừ hoặc mô hình không chính xác của hiệu ứng lượng tử điện tích tăng lên khi giảm TOX.

Hình 3 1 Quy trình chế tạo MOS cực cổng nổi

Luận văn thực hiện chế tạo MOS cực cổng nổi cho công nghệ CMOS 180nm Quy trình chế tạo chi tiết và kết quả mô phỏng qua mỗi bước được trình bày như bên dưới

Bước 1: Mesh define và wafer define

Bước tạo lưới là bước cực kỳ quan trọng cho việc thiết kế, độ dãn nở của lưới sẽ quyết định mật độ, độ sâu, số lượng điểm tính toán của Athena khi thực hiện các lệnh diffuse vào wafer

Nếu lưới không đủ dày sẽ dẫn đến sai lệnh trong tính toán của Athena Ngược lại nếu mật độ lưới quá dày sẽ dẫn tới quá trình tính toán tiêu tốn nhiều thời gian Do đó, chỉ những