Luận văn thạc sĩ Kỹ thuật điện tử: Nghiên cứu, mô phỏng chế tạo MOS cực nóng hổi

TỔNG QUAN VỀ MOS CỰC CỔNG NỔI

Kiến trúc của MOS cực cổng nổi và so sánh với kiến trúc của mosfet

Về mặt cấu tạo, floating-gate mos có thêm cổng nổi (FG) và được cách ly hoàn toàn bỡi các lớp cách điện, dùng để lưu trữ điện tích [6]

Hình 2 1 Mô hình mosfet và floating-gate mos

Về bản chất floating-gate mos đơn giản nhất gồm một mosfet và các tụ điện được ghép nối ở cực cổng [7] Mosfet thông thường chỉ có một điện áp ngưỡng trong khi đó floating-gate mos có nhiều điện áp ngưỡng ứng với các chế độ hoạt động

Hình 2 2 Điện áp ngưỡng của mosfet và floating-gate mos

Hoạt động của MOS cực cổng nổi

Floating-gate mos có 3 trạng thái hoạt động đó là trạng thái Read, Program/Write và trạng thái Erase Việc chọn trạng thái hoạt động phụ thuộc vào sự điều chỉnh các thông số điện áp nguồn, điện áp máng…

Floating-gate mos có thể chuyển từ một trạng thái này sang trạng thái khác (từ programmed “0” đến erased “1”) và có thể lưu trữ thông tin độc lập khi không có nguồn điện cung cấp

Thiết bị nhớ floating-gate mos là một MOS transistor với điện áp ngưỡng được xác định bởi công thức:

GVHD: PGS.TS HOÀNG TRANG HV: ĐẶNG CÔNG THỊNH-1770227

Trong đó: K là hằng số phụ thuộc vào cực cổng và vật liệu nền, doping và độ dày cực cổng

QFG là điện tích trên cổng nổi (FG)

CCG là điện dung giữa cổng điều khiển (CG) và cổng nổi (FG) Điện áp ngưỡng có thể thay đổi giá trị bằng cách thay đổi lượng điện tích trên cổng nổi

(floating poly-silicon gate) Vì vậy, bằng cách lưu trữ hoặc loại bỏ lượng điện tích trên cực cổng thì điện áp ngưỡng có thể thay đổi tương ứng từ trạng thái “0” đến trạng thái “1” Quy định về trạng thái “1” tương ứng với trạng thái “Erase” và trạng thái “0” tương ứng với trạng thái

“Program” được quy định theo chuẩn P1005 IEEE Draft Standard for Definitions, Symbols and

Characterization of Floating Gate Memory Arrays.

Trạng thái Reading

Floating-gate mos hoạt động (trong điều kiện DC) ở trạng thái Read bằng cách áp một điện áp tại cực cổng nằm giữa các giá trị của điện áp ngưỡng Erase và Program Hình 2.3 dưới đây mô tả trạng thái hoạt động Read của floating-gate mos

Hình 2 3 Mô hình floating-gate mos và điện áp ngưỡng

2.3.1 Mô hình MOS cực cổng nổi truyền thống

Việc phân tích và đưa ra lý thuyết về floating-gate memory cells đã được biết đến rộng rãi trong thời gian qua Nhưng thực tế chỉ có nhiều công trình nghiên cứu về model cho program/erase transient simulations của floating-gate mos Ngược lại là có rất ít công trình về mô phỏng đặc tính DC của floating-gate memory cells

2.3.1.1 Phương pháp tính điện áp FG cổ điển

Dưới đây là mặt cắt của floating-gate mos Trong đó CD, CS, CB, CCG lần lượt là điện dung giữa FG với cực Drain (D), Source (S), Body (B) và Control Gate (CG).

Hình 2 4 Mô hình floating-gate mos theo mô hình cổ điển Cổng trên cùng là cổng điều khiển và cổng bên dưới được cách li hoàn toàn bởi lớp cách điện là cổng floating gate (FG), cổng FG hoạt động như một “potential well” Nếu các điện tích được đưa vào well thì các điện tích sẽ không thể di chuyển ra khỏi FG nếu không có tác động từ bên ngoài (external force) từ đó có thể kết luận được là FG có khả năng lưu trữ điện tích [8]

Q được gọi là điện tích lưu trữ trong FG, khi không tích điện Q=0, ta có:

Q C FG  V FG V CG C V S  FG V S C V D  FG V D C V B  FG V B 0 (2.2)

Trong đó: VFG điện thế trên FG,

VCG điện thế trên cực điều khiển,

VD, VB, VS lần lượt là điện thế trên cực D, B, S

Giả sử gọi C T là tổng điện dung: C T C FG C S C D C B (2.3) và hệ số coupling của các điện cực (J) là j j

  C (2.4) với J là một trong các giá trị CG, D, S và B Khi đó điện thế của

FG được thể hiện bỡi công thức tương đương sau:

Công thức (2.5) cho thấy điện áp của FG không chỉ phụ thuộc vào điện áp của cực điều khiển mà còn phụ thuộc vào cực nguồn, máng và cực thân Hơn nữa, nếu cực nguồn và cực thân đều được nối xuống đất thì công thức (2.5) trở thành:

Các công thức của floating-gate mos có thể suy ra từ các công thức của MOS transistor một cách đơn giản bằng việc thay điện áp MOS gate VGS bằng VFG và chuyển đổi các thông số của device như điện áp ngưỡng, hệ số dẫn điện β, các giá trị này được xác định với sự phụ thuộc cực điều khiển [8]:

- Điện áp ngưỡng:V T FG  CG V T CG (2.7)

  (2.8) Bằng cách này, phương trình dòng điện - điện áp (I-V) của floating-gate mos trong cả hai miền hoạt động Triode (TR) và Saturation (SR) có thể dễ dàng được suy ra từ MOS transistor thông thường [9]

- Dòng điện máng khi floating-gate mos hoạt động ở vùng Triode:

- Dòng điện máng khi floating-gate mos hoạt động ở vùng Saturation:

So sánh các phương trình trên với MOS transistor thông thường ta thấy floating-gate mos có một số khác biệt Lý do chính dẫn đến sự khác biệt là do tụ điện coupling giữa cực Drain và cực FG

- Floating-gate mos có thể có dòng điện kể cả khi VCG – VS < VT, do kênh dẫn có thể bật bởi điện áp máng (drain voltage) thông qua thành phần f.VDS Hiệu ứng này gọi là “drain turn- on”

- Vùng bão hòa của MOS transistor là nơi IDS độc lập với VDS Điều này không còn đúng với floating-gate mos, IDS tiếp tục tăng khi điện áp máng tăng Hay nói một cách khác đó là không có vùng bão hòa xuất hiện, IDS phụ thuộc vào VDS ngay cả trong điều kiện bão hòa Lưu ý rằng với floating-gate mos thì điều kiện biên giữa triode và saturation được mô tả bỡi công thức V V DS D S =  CG  V CG  fV D S  V T CG , trong khi đó MOS transistor thông thường là VDS = VGS -

- Trong vùng bão hòa, hổ dẫn gm tăng theo VDS điều này hoàn toàn ngược lại với MOS transistor Hỗ dẫn của MOS transistor không phụ thuộc vào VDS

Nếu có điện tích lưu trữ trong FG tức là Q ≠ 0, tất cả các giả thuyết ở trên sẽ đúng và dưới đây là sự chỉnh sửa cần thiết để đánh giá các giá trị: V FG , V T CG

Trong đó: VT0 là điện áp ngưỡng khi Q=0, và phương trình (2.13) cho thấy sự phụ thuộc tuyến tính của điện áp ngưỡng trên lượng điện tích được bơm vào FG, từ đó có thể suy ra sự thay đổi của điện áp ngưỡng khi không có điện tích trên FG và khi có điện tích trên FG như sau:

Cuối cùng, bằng cách áp dụng công thức (2.13) vào hai công thức (2.9) và (2.10) ta được:

- Dòng điện máng khi floating-gate mos hoạt động ở vùng tuyến tính (Q ≠ 0):

- Dòng điện máng khi floating-gate mos hoạt động ở vùng bão hòa (Q ≠ 0):

2.3.1.3 Giới hạn của phương pháp

Mặc dù phương pháp tính toán điện dung FG cổ điển được trình bày ở trên được sử dụng một cách rộng rãi, nhưng sự chính xác của phương pháp này còn hạn chế bỡi phương trình

(2.1) Có hai lý do chính dẫn đến sự thiếu chính xác của phương pháp trên đó là:

Thứ nhất, bỡi vì FG được cách ly bỡi chất cách điện dẫn đến hệ số điện dung coupling không dễ để đánh giá và phương pháp được đề xuất để trích xuất các giá trị này thường cồng kềnh và thiếu chính xác [9, 10-15]

Thứ hai, tỉ lệ điện dung coupling được định nghĩa bỡi công thức 𝛼 𝐽 = 𝐶 𝐽

𝐶 𝑇 phụ thuộc vào bias và vì vậy việc bỏ qua sự phụ thuộc bias có thể dẫn đến errors đáng kể trong việc tính toán điện áp FG [10, 11, 12, 16]

2.3.2 Mô hình cân bằng điện tích

2.3.2.1 Quy trình tính điện áp FG

Một phương pháp mới mang đến sự thuận lợi từ việc thực thi model Spice một cách đơn giản giống như sub-circuits đã được phát triển được trình bày ở công trình [17] để tính điện áp

FG Phương pháp mới này có quy trình tính điện áp FG dựa trên giải pháp của phương trình

Kết quả mô phỏng lý thuyết

Bên cạnh một vài thuận lợi được đề cập ở phần trên thì mô hình cân bằng điện tích (charge balance model) cũng cho thấy sự chính xác trong mô phỏng cho đặc tính DC của EEPROM và

21 FLASH memory cells Một EEPROM được xem xét để kiểm tra sự chính xác này với mô hình sử dụng được chế tạo từ công nghệ CMOS 0.35um với các kích thước như sau: độ dày của gate và tunnel oxide lần lượt là 20 và 7nm, điện dung giữa cực CG và FG là 𝐶 𝐺𝐶 = 3𝑓𝐹; width và length của FG lần lượt là 𝑊 = 0.3𝑢𝑚, 𝐿 = 0.75𝑢𝑚 Ba loại FLASH memories với công nghệ

0.25um và 0.18um cũng được chọn để kiểm tra cho mô hình Kích thước của ba loại này là: độ dày của lớp gate oxide nằm trong khoảng 10nm, điện dung giữa cực CG và FG nằm trong khoảng ~0.8 đến ~0.4fF; L thay đổi trong khoảng giữa 0.425um và 0.3um, W thay đổi trong khoảng từ 0.3um và 0.16um.

Kết quả mô phỏng thể hiện quan hệ giữa I-V dưới đây được thực hiện sử dụng mô hình cân bằng điện tích với điện tích trên cực FG: 𝑄 𝐹𝐺 = −0.65𝑓𝐶

Hình 2 5 Đường cong thí nghiệm (symbols) và mô hình mô phỏng (solid lines) thu được từ giả sử

𝑄 𝐹𝐺 = −0.65𝑓𝐶 cho một ụ nhớ EEPROM 0.35àm (W=0.3àm, L=0.75àm, C CG 0fF)

Hình 2 6 Đường cong thí nghiệm (symbols) và mô hình mô phỏng (solid lines) thu được từ giả sử

𝑄 𝐹𝐺 = 0.13𝑓𝐶 cho một ụ nhớ Flash 0.25àm (W=0.25àm, L=0.375àm, C CG =0.8fF)

Hình 2 7 Mô phỏng mô hình (solid line) và các đường cong thí nghiệm (symbol) được đo trên ô nhớ

Flash 0.18àm (W=0.22àm, L=0.3àm, C CG =0.56fF)

Mô phỏng cho thấy sự chính xác của mô hình mà không cần phải thêm vào các tham số để tinh chỉnh.

Trạng thái Programming

Phương pháp Channel Hot Electron Current dựa trên nền tảng lý thuyết trường điện từ

Phương pháp này được phân ra thành hai phương pháp xảy ra dựa vào cách thức di chuyển của electron là CHE và CHISEL Luận văn sẽ xét đến mô hình “Lucky electron” ở mô hình CHE và ion hóa cực Drain tạo electron ở mô hình CHISEL

2.5.1 Mô hình dòng điện CHE

- Mô hình “Lucky-electron”: Khi đặt điện thế đủ chênh lệch giữa các cực của floating- gate mos Ví dụ: VgV, VdV và Vs=Vsubstrate=0V thì sẽ xuất hiện 2 điện trường:

Hình 2 8 Áp đặt điện thế và xuất hiện trường điện

- Điện trường Es là kết quả của chênh lệch điện áp giữa cực Source và Drain, có chiều từ

D về S Điện trường này khiến cho electron đi từ cực S về cực D tạo thành dòng điện Id

- Điện trường Ev là kết quả của sự chênh lệch điện áp giữa cổng Control Gate và nền

Substrate, có chiều từ CG về Substrate

Mô hình “Lucky Electron” được phân 2 ra loại như sau:

- Loại hạt thứ nhất: trong quá trình di chuyển tử S qua D sát bề mặt oxide, nhận tác động của điện trường Ev, khiến cho hạt dẫn đủ năng lượng để bức lên lớp poly của FG

- Loại hạt thứ hai: trong quá trình di chuyển từ S qua D, hạt này nhận tác động của các hạt khác, tác động này phải có hướng đi về lớp oxide, mỗi lần có sự tác động như vậy sẽ góp phần tăng động năng cho hạt được tác động để đi lên lớp oxide và tới FG

Hình 2 9 Mô phỏng đường đi của hot electron trong không gian potential-space

Dựa trên khoảng di chuyển của 1 electron là 𝑑 = 𝛷 0

𝑞𝐸 𝑐 để đủ động năng có thể vượt qua hàng rào Si/SiO2 Xác xuất đạt mục tiêu là exp d

  với =7-10nm Do đó, dòng điện CHE được tạo ra nhờ “Lucky-electron” [18] được cho bởi công thức sau:

- C là hằng số và giá trị phải được hiệu chỉnh bằng các phép thực nghiệm

- EM là giá trị cực đại của điện trường tạo bởi cực CG và Substrate Để tính chính xác ICHE ta cần xác định chính xác điện trường EM vì ICHE phụ thuộc theo cấp số mũ theo EM

Một số công thức gần đúng:

- ESAT điện trường cho bão hòa vận tốc (khoảng 4.10 4 V/cm)

2.5.2 Mô hình Channel Hot Electron thay thế

Trong mô hình này ta sử dụng một số khái niệm về mô hình định tính giúp cải thiện độ chính xác của việc mô phỏng Để tính số lượng electron kích thích đóng góp vào dòng CHE, tức các hạt electron có động năng cao hơn rào Si/SiO2 và hướng tới cổng, ta cần biết một số tính chất vật lý sau:

- Sự phân bố năng lượng của electron là chức năng của điện trường bên (điện trường tạo bởi Substrate và G)

- Sự phân bố động lượng để ước lượng phân tử electron đi về phía cổng

- Xác suất PIN để một electron có năng lượng điện trường, động lượng và khoảng cách d tới hàng rào Si/SiO2 có thể vượt qua rào cản oxide

- PIN được ước lượng tính toán thông qua 3 giá trị sau:

Giả thuyết rằng sự phân bố động lượng electron là hình cầu

Trong đó:  là góc không gian trong động lượng hướng về phía cổng [19] Không đổi theo chiều dọc kênh dẫn

 Xác suất PC: electron bảo toàn năng lượng tới tận Si/SiO2.

Có nghĩa là các electron này không bị va chạm, hay biến đổi năng lượng

Trong đó: d là khoảng cách từ điểm va chạm đến bề mặt Si/SiO2

Thông thường bằng mô phỏng thì P P C V 0.025

 Xác suất PTUN: đường hầm điện tử qua rào cản oxide tác động tới phương pháp WKB

[20], WKB tuân theo thuyết cổ điển của FN  0 F T OX OX  và đường hầm FN trực tiếp

(2.24) Để ước lượng trường oxide dọc theo kênh dẫn ta cần vận dụng điện thế kênh VC(x), với x là tọa độ không gian dọc theo kênh

Mối liên hệ giữa điện thế kênh và điện trường EP(x) [21,22]

EMIN - điện trường kênh tối thiểu và L là 2 tham số có thể được xác định từ hệ phương trình trên Phương trình thứ nhất tương đương với điện trường tại điểm x = LE và Ep = EM, phương trình thứ hai tương đương giá trị điện thế kênh dẫn bằng VDS

Từ các dữ kiện trên, dòng CHE có thể tính bằng công thức sau đây:

Trên thực tế, sự phân bố electron phụ thuộc theo cấp số nhân theo điện trường EM và phân bố năng lượng có sự phụ thuộc vào không gian rất dốc trên x Ta có thể đơn giản hóa phương trình

27 Một cách tính rút gọn khác có thể đơn giản hóa công thức trên là bỏ đi ảnh hưởng của xác xuất đường hầm Khi đó chỉ xét đến các electron có năng lượng cao hơn chiều cao rào điện thế oxide

Nếu bỏ đi sự ảnh hưởng của xác xuất đường hầm, sẽ có sai lệch rõ rệt khi tăng điện thế Vg

Hình 2 10 CHE current được thể hiện khi áp dụng lần lượt 3 công thức 2.29, 2.30, 2.31 với

2.5.3 Mô hình dòng CHISEL Đây là trường hợp thứ 2 mà electron có thể sinh ra và đi tới bề mặt oxide và đi lên FG

Hình 2 11 Mô tả sự ion hóa tạo thành dòng CHISEL

28 Nhờ điện trường ES (được tạo từ điện thế Drain và Source) electron từ cực S đi tới cực

D, electron này được kích thích và ion hóa cực máng Drain tạo thành cặp pole-electron* và cặp điện tích này bị đẩy ra khỏi cực máng

Hình 2 12 Mô tả tạo thành dòng CHISEL bên cạnh dòng CHE Sau khi ra khỏi cực máng, nhờ điện trường EV (được tạo từ điện thế tại cực Control Gate và nền Substrate) điện tích electron* sẽ lên tới FG Còn lỗ trống pole* ra tới Substate, lỗ trống này sẽ ion hóa cực Substrate tạo thành cặp pole-electron**, electron** này tiếp tục được điện trường EVđẩy lên bề mặt oxide và được đẩy lên FG.

Trạng thái Erasing

2.6.1 Tổng quan về Fowler-Nordheim Current

Giải pháp để thực hiện xóa dữ liệu là đưa các electron được đưa lên FG ở bước lập trình trở về lại lớp nền Nguyên lý hoạt động của phương pháp FN hoàn toàn phụ thuộc vào điện áp được áp vào các cực của floating-gate mos Ý tưởng thực hiện dựa trên hiện tượng trường điện từ Khi đặt một điện áp vào một bề mặt có điện tích thì sẽ xuất hiện điện trường E có chiều từ cực dương đến cực âm, đồng thời các electron âm sẽ di chuyển ngược chiều điện trường tức là từ cực âm đến cực dương Nhờ đó, các electron trên lớp Metal sẽ đi qua lớp Insulator nhờ lực điện trường E

Hình 2 13 Mối tương quan giữa electron, điện trường, điện áp Áp dụng hiện tượng trên để thiết lập trạng thái Erasing cho floating-gate mos

Hình 2 14 Floating-gate mos ở trạng thái Program Ban đầu ở trạng thái bit-0 (trạng thái Programming), trên FG có chứa các electron bị cách ly với các cực bởi lớp Tunnel Oxide và Barrier Oxide Mục tiêu của chúng ta là sẽ kéo các electron trên FG trở về lớp nền Substrate Thiết lập điện áp như sau:

Hình 2 15 Giá trị điện áp giả thiết để áp đặt vào mô hình Cực CG (Control Gate) sẽ có mức điện áp thấp hơn so với mức điện áp ở vùng Substrate,

Source và Drain Độ chênh lệch điện áp đủ lớn để tạo ra lực điện trường đủ mạnh để có thể phá vỡ lớp Tunnel Oxide, chính xác hơn là các electron đi xuyên qua trường oxide (Fox) để tới

Hình 2 16 Chiều vector electron sẽ di chuyển dựa vào lực điện trường Bên cạnh việc thực hiện Erase thì FN cũng có thể để sử dụng để thực hiện quá trình

Program/Write bằng cách làm ngược lại

2.6.2 Mật độ dòng điện xuyên qua lớp Tunnel Oxide

Xác suất các electron xuyên qua lớp Tunnel Oxide tạo thành dòng điện phụ thuộc vào vật liệu, hình dạng, chiều cao, chiều rộng của hàng rào điện thế Phương trình Schroedinger biểu diễn mối quan hệ như sau :

- Fox - Oxide field: một đại lượng phụ thuộc vào độ dày của oxide, được xem như là lớp bảo vệ bề mặt của oxide

- AFN, BFN và CFN là các hệ số có thể tính từ hằng số của MOS Dòng FN phụ thuộc theo cấp số nhân trên FOX, do đó cần phải điều chỉnh trường oxide để có JFN mong muốn

- hàng rào oxide, đối với Si/SiO2 cổ điển eV

- mSi và mOX là khối lượng hiệu dụng của electron trong Si và trong lớp oxide Giá trị mOX trong khoảng 0.4m0 đến 0.5m0 Trong đó sự khác biệt nhỏ về mOX liên quan đến quá trình oxy hóa khác nhau, m0 khối lượng electron tự do

Khi bỏ qua sự thay đổi của nhiệt độ [24,25], ta có phương trình tính mật độ dòng như sau:

  (2.34) Các thông số trên chỉ đúng với lý thuyết cổ điển, khi có hiện tượng lượng tử thì không còn chính xác Mô hình lượng tử ảnh hưởng trực tiếp đến chiều cao oxide và trường điện bên trong oxide

2.6.3 Hiệu ứng lượng tử hóa điện tích lên chiều cao hàng rào oxide

Sự tập trung điện tích ở một vị trí tại bề mặt oxide sẽ khiến cho độ dày điện tử của lớp oxide cao hơn độ dày vậy lý của lớp oxide, khiến cho giảm điện dung và tăng điện thế của lớp oxide so với lý thuyết cổ điển Điều này tác động đến Fox – Field Oxide, là nguyên nhân của sự sai lệch trong tính toán mật độ dòng FN

32 Năng lượng hạt dẫn được định lượng ngay tại bề mặt, các electron không tập trung ở mức điện thế đáy Ec mà chúng phân bố theo mức điện thế khác nhau và cao hơn Ec Do sự phân bố không tập trung đó, các electron đi qua lớp Tunnel oxide đối mặt với một hàng rào điện thế thấp hơn , khiến cho các hệ số FN tính toán theo thuyết cổ điển bị sai Giả sử chiều cao hàng rào điện thế là  và năng lượng điện trường thấp nhất được xác định ở đáy Silicon - E0 [26,27]

EI và ZI là mức năng lượng và khoảng cách tập trung từ bề mặt của băng phụ được lượng tử thứ I,  chiều cao hiệu dụng của rào cản điện thế oxide Để đánh giá E0 (mức năng lượng điện trường tại bề mặt đáy), ta phân tích mức năng lượng

E0 có thể đạt được điện thế tĩnh chính xác tại bề mặt Si/SiO2 bằng một điện thế tuyến tính

FSi là điện trường hiệu dụng cho các hạt dẫn trong Silicon [29-31] và A0=2.338 là điểm đầu tiên của hàm Airy’s

2.6.4 Tính toán F ox - Oxide Field

Trường oxide Fox thường được tính toán bằng các phương pháp gần đúng – lược bỏ hiệu ứng lượng tử và hiệu ứng suy giảm Ta xác định Fox bằng cách giải phương trình dưới đây [26,

- V: điện áp đặt vào 2 bên oxide

- Fox Tox: điện áp rớt trên lớp oxide

Hình 2 17 Sơ đồ hiệu ứng lượng tử điện tích tại lớp silicon-oxide

- C và A: điện áp tại bề mặt cathode/anode oxide và là hằng số

- Tox: độ dày lớp oxide

- VFB: điện áp băng tần phẳng

2.6.5 Phương pháp tính F ox - Oxide Field đơn giản Để thực hiện các phép tính nhanh và xấp xỉ của trường điện bên trong oxide, một số giả sử về điều kiện hoạt động của cathode/anode được áp dụng như sau:

- Nếu cathode/anode đang tích điện, có thể bỏ qua điện áp rơi trên bề mặt oxide, sao cho C 0

  Giả thuyết này chính xác hơn khi vật liệu cathode/anode kích thích cao hơn và các lỗi rất nhỏ trong đánh giá FOX

- Nếu cathode/anode không có tích điện thì ta áp dụng định luật Gauss tại bề mặt

Si/SiO2 Phương trình suy giảm điện tích trên bề mặt:

-  Si : hằng số điện môi của Silicon

N : độ pha tạp của vật liệu cathode/anode

Từ phương trình trên ta nhận thấy, C

N - sự suy giảm điện tích rơi trên bề mặt oxide có thể bỏ qua khi cathode/anode được làm từ silicon đa tinh thể hoặc silicon pha tạp cao Nhưng với điều kiện độ chênh lệch điện áp thấp, khi điện áp tăng lên cao thì độ sai lệch trong việc ước tính Fox không còn chính xác do đó ta không thể tính xác trong điều kiện

Erase/Program của bộ nhớ floating gate

- Khi cathode/anode đảo cực, điện áp bề mặt giảm có thể tính bằng công thức:

 F : điện thế Fermi của cathode/anode, được tính bởi công thức: F T ln C A i

2.6.6 Phương pháp tính toán F ox - Oxide Field bằng phương pháp cổ điển

Xuất phát từ định luật Gauss tại các bề mặt cathode/anode với oxide, trường điện bên trong oxide được tính như sau:

Q là điện tích cathode/anode trên một đơn vị diện tích, là nguyên nhân của sự sụt giảm điện áp bề mặt cathode/anode theo lý thuyết cổ điển [33]

Nhận xét: Một số ưu điểm của phương pháp cổ điển:

- Tính chính xác của tính toán FOX được cải thiện

MÔ PHỎNG CHẾ TẠO MOS CỰC CỔNG NỔI

Xây dựng mô hình 2D MOS cực cổng nổi

Mô hình 2D của MOS cực cổng nổi được xây dựng và mô phỏng bằng cách sử dụng công cụ Athena của phần mềm TCAD Quy trình chế tạo MOS cực cổng nổi chi tiết được trình bày ở hình 3.1 bên dưới:

Hình 3 1 Quy trình chế tạo MOS cực cổng nổi Luận văn thực hiện chế tạo MOS cực cổng nổi cho công nghệ CMOS 180nm Quy trình chế tạo chi tiết và kết quả mô phỏng qua mỗi bước được trình bày như bên dưới

Bước 1: Mesh define và wafer define

Bước tạo lưới là bước cực kỳ quan trọng cho việc thiết kế, độ dãn nở của lưới sẽ quyết định mật độ, độ sâu, số lượng điểm tính toán của Athena khi thực hiện các lệnh diffuse vào wafer

Nếu lưới không đủ dày sẽ dẫn đến sai lệnh trong tính toán của Athena Ngược lại nếu mật độ lưới quá dày sẽ dẫn tới quá trình tính toán tiêu tốn nhiều thời gian Do đó, chỉ những

38 vùng cần thiết như vùng kênh dẫn và vùng dọc theo bề mặt wafer sẽ được định nghĩa mật độ lưới nhiều hơn so với các vùng còn lại

Sau khi tạo lưới ta sẽ định nghĩa wafer cần dùng với định hướng , chất nền là

Boron có nồng độ ban đầu là 1.0e14/cm 3

Hình 3 2 Mesh define và wafer define

Hình 3 3 Mesh define và wafer define

Tiếp theo là phủ lớp silicon lên wafer có độ dày đồng nhất đồng thời cung cấp chất nền tốt cho các bước tiếp theo Ở đây ta dùng lớp Epitaxial n-type với chất nền là Arsenic có nồng độ 1.0e16/cm 3 và có độ dày 0.45um

Bước 3: Tạo giếng P-type (NPN)

Mục đích của bước này là tạo kênh dẫn p-type cho floating-gate mos, công đoạn này sẽ tạo sự khác biệt giữa loại npn và pnp Quá trình tạo giếng p-type được thực hiện bằng cách cấy Boron vào wafer qua 2 bước ion hóa và khuếch tán Quá trình ion hóa sẽ tạo nên một chất dẫn loại P gần bề mặt của wafer, sau đó quá trình khuếch tán sẽ đưa các nguyên tử

Boron vào sâu trong wafer, kết quả wafer chuyển từ loại N sang loại P, cho phép tạo nên cấu trúc NPN của floating-gate mos

Do mỗi quá trình khuếch tán đều tạo nên một lớp oxide trên bề mặt wafer Do đó, sau mỗi quá trình cần loại bỏ các lớp oxide này (etching)

Tạo Locos là một bước quan trọng trong việc chế tạo linh kiện bán dẫn mục đích để cách ly hoạt động của 2 linh kiện trên cùng một wafer và thường sử dụng oxide để cách ly, không cho linh kiện này ảnh hưởng đến linh kiện lân cận khác

Bước này tạo ra lớp oxide ngăn cách giữa floating gate và nền, đồng thời sẽ tạo nên tụ ký sinh giữa floating gate và body khi đặt vào áp phân cực cho linh kiện Giá trị của tụ ký sinh phụ thuộc và độ dày của lớp oxide

Bước này nhằm làm tăng nồng độ Boron trên kênh dẫn tạo thành P+ Lớp P+ còn có chức năng giúp hạn chế dòng rò qua kênh dẫn Để tăng nồng độ, Boron được sử dụng để ion hóa với nồng độ 2.5e12/cm 3 và năng lượng 100KeV, ở đây không cần bước diffusion đẩy

Boron vào sâu trong wafer vì chỉ cần kênh dẫn ở gần bề mặt đạt trạng thái P+

Bước 7: Tạo Floating Gate và Dope Polysilicon

Mục tiêu của bước này là tạo một lớp Polisilicon có độ dày 0.075um

Ngoài ra, trước khi loại bỏ phần polisilicon thừa khi hình thành cổng floating gate, phosphor cần phải được cấy vào lớp polisilicon này nhằm tăng tính dẫn điện cho floating gate, đồng thời việc ion hóa trước khi loại bỏ polisilicon thừa còn giúp ngăn cản phosphor vào những vùng sắp hình thành N+

Hình 3 10 Tạo floating gate và dope polysilicon

Bước 8: Tạo lớp Oxide – Nitride – Oxide

Mục đích của bước này là tạo sự ngăn cách giữa floating gate và control gate Chính các lớp cách điện này sẽ tạo thành một tụ cách ly giữa hai cổng

Hình 3 11 Tạo lớp oxide – nitride – oxide

Bước 9: Tạo cổng Control Gate

Giống như bước tạo floating gate, ta phủ lớp polysilicon dày 0.075um lên bề mặt lớp oxide vừa mới tạo Tiếp theo, cấy phosphor vào trong control gate để tăng tính dẫn điện cho control gate

Hình 3 12 Tạo cổng control gate

Bước 10: Cắt Polysilicon – Oxide – Nitride – Oxide – Polysilicon và phủ lớp oxide

Công đoạn cắt này sẽ quyết định Lpoly của floating-gate mos

Cổng control gate và floating gate được hình thành bằng cách cắt bỏ 2 bên polysilicon, lớp oxide – nitride – oxide ở những vùng không phải của cổng Đồng thời, các cổng được phủ một lớp oxide để bảo vệ khỏi quá trình ion hóa và khuếch tán sau này và đảm bảo floating gate cách điện hoàn toàn với các cổng khác

Hình 3 13 Cắt polysilicon – oxide – nitride – oxide – polysilicon và phủ lớp oxide

Bước 11: Tạo N-type Well cho 2 cực Drain

Mục tiêu bước này là tạo miền n-type cho cực drain và source Quá trình tạo n-well cũng bao gồm 2 bước: bước một là quá trình ion hóa nhằm cấy chất nền là Arsenic với nồng độ là 7e12/cm 3 và năng lượng là 50 KeV, bước thứ hai là quá trình mở rộng vùng n-type được thực hiện bằng diffusion

Hình 3 14 Tạo n-type cho drain và source

Bước 12: Grow Oxide Protection Layer

Mục tiêu của bước này là tạo lớp oxide cuối cùng để bảo vệ toàn bộ linh kiện, kết quả sau khi mô phỏng

Hình 3 15 Grow oxide protection layer

Bước 13: Tạo cổng Drain và Source

Hình 3 16 Tạo cổng nổi drain và source

Xây dựng mô hình 3D MOS cực cổng nổi

Mô hình 3D của MOS cực cổng nổi được xây dựng và mô phỏng bằng cách sử dụng công cụ Devedit3D và Tonyplot3D của phần mềm TCAD Mô hình 3D được xây dựng dựa trên mô hình 2D đã được trình bày ở phần trên và được bổ sung thêm trục z Giá trị Width của linh kiện được định nghĩa trên trục z này Dưới đây là kết quả của mô hình 3D sau khi được xây dựng

Hình 3 19 Mô hình 3D của MOS cực cổng nổi

Hình 3 20 Mô hình 3D của MOS cực cổng nổi

MÔ PHỎNG VÀ PHÂN TÍCH KẾT QUẢ

Mô phỏng, đo đạc và kiểm tra các thông số của MOS cực cổng nổi sau khi chế tạo

Việc mô phỏng hoạt động của floating-gate mos ở các trạng thái hoạt động được thực hiện bằng cách sử dụng kiến trúc được chế tạo ở Chương 3 và công cụ Atlas của TCAD

Luận văn thực hiện mô phỏng điện áp ngưỡng của MOS cực cổng nổi trước khi lập trình, mô phỏng transient lượng điện tích trên floating gate khi thực hiện quá trình lập trình, mô phỏng kiểm tra điện áp ngưỡng của MOS cực cổng nổi sau khi thực hiện lập trình, mô phỏng transient lượng điện tích trên floating gate khi thực hiện quá trình xóa

4.1.1 Mô phỏng điện áp ngưỡng của MOS cực cổng nổi trước khi lập trình

Hình 4 1 Điện áp ngưỡng Vt trước khi lập trình Ban đầu, không có điện tích được lưu trữ trên floating gate (Q = 0) Đồ thị thể hiện mối quan hệ giữa điện áp trên cực Control và dòng điện Drain được trình bày ở hình 4.1

Trước khi thực hiện lập trình, giá trị điện áp ngưỡng của floating-gate mos là 0.6V

4.1.2 Mô phỏng lượng điện tích trên floating gate và điện áp ngưỡng sau khi lập trình

Hình 4 2 Lượng điện tích trên floating gate trong quá trình lập trình

Hình 4 3 Điện áp ngưỡng Vt sau khi lập trình (màu xanh)

Mô phỏng transient lượng điện tích trên floating gate trong quá trình lập trình được trình bày ở hình 4.2 Lượng điện tích thay đổi từ 0 đến -3.5e-15 (C), trong quá trình lập trình lượng điện tích âm trên floating gate tăng lên do electron di chuyển từ substrate đến floating gate Dòng electron bao gồm hai dòng CHE và CHISEL được trình bày trong phần lý thuyết

Chương 2 Quá trình lập trình được thực hiện với điện áp trên cực Control là 12V, cực Drain là 5.85V và cực Source là 0V Sau khi lập trình thì điện áp ngưỡng của floating-gate mos

51 thay đổi, giá trị này tăng lên từ 0.6V đến xấp xỉ 6.2V Kết quả mô phỏng đúng với lý thuyết về trạng thái lập trình của floating-gate mos

4.1.3 Mô phỏng lượng điện tích trên floating gate trong quá trình xóa

Hình 4 4 Lượng điện tích trên floating gate trong quá trình xóa

Mô phỏng transient lượng điện tích trên floating gate trong quá trình xóa được trình bày ở hình 4.4 Trong quá trình xóa, các electron di chuyển từ floating gate về substrate làm cho lượng điện tích trên floating gate thay đổi từ -3.5e-15 (C) trở về 0 Lúc này floating-gate mos trở về trạng thái giống như trước khi lập trình ở trên Dòng electron di chuyển từ floating gate về lớp nền là dòng Fowler-Nordheim được trình bày trong phần lý thuyết Chương 2

Quá trình xóa được thực hiện với điện áp trên cực Control là -15V, cực Drain là 0V và cực

Xem xét, đánh giá ảnh hưởng của một số thông số sản xuất lên chất lượng của MOS cực cổng nổi

của MOS cực cổng nổi Ở phần này, luận văn thực hiện xem xét, đánh giá ảnh hưởng của một số thông số sản xuất lên chất lượng của MOS cực cổng nổi Các thông số sản xuất được chọn để thay đổi giá trị nhằm đánh giá chất lượng của MOS cực cổng nổi bao gồm Gate length, Gate width,

Tunnel oxide thickness, Nitride spacer thickness và Bottom ONO oxide thickness Trong giới hạn luận văn, chất lượng của MOS cực cổng nổi được trình bày thông qua giá trị điện áp ngưỡng trước và sau khi thực hiện lập trình, thời gian thực hiện quá trình lập trình và xóa

Qua đó, luận văn rút ra các nhận xét quan trọng cho quá trình chế tạo MOS cực cổng nổi

4.2.1 Ảnh hưởng của giá trị Gate length

Luận văn thực hiện mô phỏng 5 trường hợp khi giá trị Gate length thay đổi và so sánh các kết quả mô phỏng ứng với từng trường hợp từ đó rút ra nhận xét sự ảnh hưởng của giá trị Gate length lên chất lượng của floating-gate mos

Các giá trị của Gate length lần lượt là 170nm, 180nm, 190nm, 200nm, 210nm Dưới đây là kết quả mô phỏng:

Hình 4 5 So sánh các đặc tuyến điện áp ngưỡng Vt trước khi lập trình

Hình 4 6 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình lập trình

Hình 4 7 So sánh các đặc tuyến điện áp ngưỡng Vt sau khi lập trình

Hình 4 8 So sánh các đặc tuyến lượng điện tích trên floating gate trong quá trình xóa

Mô phỏng transient cho quá trình lập trình được trình bày ở hình 4.6 cho thấy lượng điện tích trên floating gate bắt đầu thay đổi ở các thời điểm tương đối như nhau ứng với các trường hợp khác nhau của giá trị Gate length Lượng điện tích âm trên floating gate tăng khi giá trị Gate length tăng từ 170nm đến 210nm Mô phỏng transient cho quá trình xóa được trình bày ở hình 4.8 cho thấy lượng điện tích trên floating gate bắt đầu thay đổi ở các thời điểm tương đối như nhau Thời gian thực hiện đưa các electron từ floating gate về substrate thay đổi nhỏ ứng với các trường hợp khác nhau của giá trị Gate length.

54 Tổng hợp sự thay đổi của điện áp ngưỡng ứng với từng trường hợp của giá trị Gate length a Gate length = 170nm b Gate length = 180nm c Gate length = 190nm d Gate length = 200nm e Gate length = 210nm

(nm) Điện áp ngưỡng trước khi lập trình Điện áp ngưỡng sau khi lập trình

Bảng 4 1 Bảng thống kê điện áp ngưỡng trước và sau khi lập trình khi giá trị Gate length thay đổi

Hình 4 9 So sánh sự thay đổi của điện áp ngưỡng trước và sau khi lập trình ứng với từng giá trị

Gate length Để đánh giá được sự ảnh hưởng của giá trị Gate length (Lpoly) lên giá trị điện áp ngưỡng, giá trị Gate length được thay đổi từ 170nm đến 210nm Kết quả điện áp ngưỡng trước và sau khi lập trình được trình bày trong hình 4.9 Từ đồ thị trên ta thấy khi tăng giá trị Gate length từ 170nm đến 210nm thì giá trị điện áp ngưỡng sau khi lập trình tăng đáng kể từ xấp xỉ 6V đến hơn 7V Từ đó rút ra nhận xét là trong quá trình chế tạo (fabrication) thì giá trị Gate length cần được kiểm soát rất cẩn thận (controlled carefully)

4.2.2 Ảnh hưởng của giá trị Tunnel oxide thickness

Luận văn thực hiện mô phỏng 5 trường hợp khi giá trị Tunnel oxide thickness thay đổi và so sánh các kết quả mô phỏng ứng với từng trường hợp từ đó rút ra nhận xét sự ảnh hưởng của giá trị Tunnel oxide thickness lên chất lượng của floating-gate mos

Các giá trị Tunnel oxide thickness lần lượt là 20nm, 25nm, 30nm, 35nm, 40nm Dưới đây là kết quả mô phỏng:

Mô phỏng transient cho quá trình lập trình được trình bày ở hình 4.11 cho thấy lượng điện tích trên floating gate bắt đầu thay đổi ở các thời điểm tương đối như nhau ứng với các trường hợp khác nhau của giá trị Tunnel oxide thickness Lượng điện tích âm trên floating gate giảm mạnh khi giá trị Tunnel oxide thickness tăng từ 20nm đến 40nm Mô phỏng transient cho quá trình xóa được trình bày ở hình 4.13 cho thấy thời gian để lượng điện tích trên floating gate bắt đầu thay đổi và thời gian thực hiện quá trình đưa các electron từ floating gate về substrate tăng mạnh khi giá trị Tunnel oxide thickness tăng từ 20nm đến 40nm

58 Tổng hợp sự thay đổi của điện áp ngưỡng ứng với từng trường hợp của giá trị Tunnel oxide thickness a Tunnel oxide thickness = 20nm b Tunnel oxide thickness = 25nm c Tunnel oxide thickness = 30nm d Tunnel oxide thickness = 35nm e Tunnel oxide thickness = 40nm

(nm) Điện áp ngưỡng trước khi lập trình Điện áp ngưỡng sau khi lập trình

Bảng 4 2 Bảng thống kê điện áp ngưỡng trước và sau khi lập trình khi giá trị Tunnel oxide thickness thay đổi

Sự thay đổi giá trị độ dày của lớp Tunnel oxide là nguyên nhân dẫn đến sự thay đổi đáng kể đến hoạt động của floating-gate mos Giá trị điện áp ngưỡng sau khi lập trình giảm mạnh từ 6V xuống xấp xỉ 3V khi độ dày của lớp Tunnel oxide thay đổi từ 20nm đến 40nm

Vì vậy, sự tập trung trong kiểm soát giá trị độ dày của lớp này trong quá trình chế tạo là rất quan trọng bởi vì ảnh hưởng đến đặc tính của linh kiện

4.2.3 Ảnh hưởng của giá trị Gate width

Luận văn thực hiện mô phỏng 5 trường hợp khi giá trị Gate width thay đổi và so sánh các kết quả mô phỏng ứng với từng trường hợp từ đó rút ra nhận xét sự ảnh hưởng của giá trị Gate width lên chất lượng của floating-gate mos

Các giá trị Gate width lần lượt là 0.4um, 0.7m, 1um, 1.3um, 1.6um Dưới đây là kết quả mô phỏng:

Mô phỏng transient cho quá trình lập trình được trình bày ở hình 4.16 cho thấy lượng điện tích trên floating gate bắt đầu thay đổi ở các thời điểm tương đối như nhau ứng với các trường hợp khác nhau của giá trị Gate width Lượng điện tích âm trên floating gate tăng khi giá trị Gate width tăng từ 0.4um đến 1.6um Mô phỏng transient cho quá trình xóa được trình bày ở hình 4.18 cho thấy lượng điện tích trên floating gate bắt đầu thay đổi ở các thời điểm tương đối như nhau Thời gian thực hiện đưa các electron từ floating gate về substrate thay đổi nhỏ ứng với các trường hợp khác nhau của giá trị Gate width

62 Tổng hợp sự thay đổi của điện áp ngưỡng ứng với từng trường hợp của giá trị Gate width a Gate width = 0.4um b Gate width = 0.7um c Gate width = 1.0um d Gate width = 1.3um e Gate width = 1.6um

(um) Điện áp ngưỡng trước khi lập trình Điện áp ngưỡng sau khi lập trình

Bảng 4 3 Bảng thống kê điện áp ngưỡng trước và sau khi lập trình khi giá trị Gate width

Sự thay đổi của điện áp ngưỡng khi giá trị Gate width thay đổi được thể hiện trên hình

4.19 Giá trị Gate width của floating-gate mos được thay đổi bằng cách thay đổi giá trị trên trục z của Devedit3D tool Từ đồ thị trên ta có thể rút ra nhận xét rằng giá trị điện áp ngưỡng trước và sau khi lập trình không bị ảnh hưởng nhiều khi giá trị Gate width thay đổi Vì vậy, trong quá trình chế tạo việc xem xét ảnh hưởng của giá trị Gate width có thể được bỏ qua

4.2.4 Ảnh hưởng của giá trị Nitride spacer thickness

Tiêu đề	Nghiên cứu, Mô phỏng Chế tạo MOS Cực Cổng Nổi
Tác giả	Đặng Công Thịnh
Người hướng dẫn	PGS. TS. HOÀNG TRANG
Trường học	Trường Đại học Bách Khoa, Đại học Quốc gia TP. Hồ Chí Minh
Chuyên ngành	Kỹ Thuật Điện Tử
Thể loại	Luận văn Thạc sĩ
Năm xuất bản	2019
Thành phố	Tp. Hồ Chí Minh

Định dạng
Số trang	88
Dung lượng	2,21 MB