Báo cáo mạch dịch và mạch đếm

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT HCM Tên sinh viên : Phạm Tấn Tài • Khảo sát và tìm hiểu nguyên lý hoạt động và tính toán các thông số độ trể và công suấ ủa mạch t c dịch 4 bit vào nối ti

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT HCM

Tên sinh viên : Phạm Tấn Tài

Mã số sinh viên : 20161367 GVHD : Lê Minh Thành Tiết học : sáng thứ 4 , tiết 1- 5 BÁO CÁO MẠCH DỊCH VÀ MẠCH ĐẾM

I Mạch dịch

1. Mục tiêu

• Khảo sát và tìm hiểu nguyên lý hoạt động và tính toán các thông số độ trể và công suấ ủa mạch t c dịch 4 bit vào nối tiếp ra nối tiếp

2. Nguyên lý hoạt động và sơ đồ mạch

dịch 4 bit được xây dựng từ chuỗi các flip-flop kiểu D đồng bộ chia sẻ chung xung nhịp clock,

chuỗi Kết quả là tại mỗi khi clock ở ngõ vào nhịp thay đổi, mảng bit nhớ trong mạch dịch một bước, dữ liệu ở ngõ vào ngõ ra của thanh ghi dịch được chuyển đến ngõ vào của flip-flop kế tiếp trong chuỗi

Hình 2 Sơ đồ mạch của thanh ghi dịch vào nối tiếp ra nối tiếp

• Mạch dịch 4 bit sử dụng 4 flip flip D gắn nối tiếp , ngõ ra của flip flop này là đầu vào của flip flop tiếp theo

Thiết lập thông số trong cadence

Hình 3.1 Thiết lập thông số cho đầu vào

Hình 3.2Thiế ập thông số cho xung CLKt l

Hình 3.3 Thiết lập thông số cho xung Clock

4. Mô phỏng

Hình 4.1 Sơ đồ mạch trong cadence

Hình 4.2 Hiện thị dạng sóng ngõ ra có tác động RESET

Hình 5.1 Khi không tác động xung CLK

• Theo như dạng sóng đo được thì thấy được khi không tác động CLK và RESET tác động mức 1 thì ngõ ra Q0 không thay đổi , cụ ể là ở mực 1 th

Hình 5.2 Khi có xung ClK tác động cạnh lên đầu tiên

• Theo dạng sóng đo được thì khi có xung CLK tác động cạnh lên và RESET tác động mức 1 thì thấy được rằng là Q0 có sự thay đổi cụ thể là từ 1 xuống 0 , vì lý do khi có xung CLK tác động cạnh lên thì ta có ngõ ra Q0 sẽ cùng với mức điện áp với D , mà D lúc này là 0 nên Q0 cũng sẽ là 0 Trong khi đó thì đó Q1,Q2,Q3 không đổi vì Q1 bị trể 1 xung so với Q0 nên nó vẫn khi giữ mức 1 , tương

tự cho Q2,Q3 bị trể 2,3 xung số với Q1

Hình 5.3 Khi có RESET bắt đầu tác động mức 0

• Theo dạng sóng đo được thì khi RESET tác động mức 0 thì thấy rằng Q0,Q1,Q2,Q3 đều đưa về điện áp mức 0

Hình 5.4 Khi RESET ở mức 1 và CLK tác động cạnh lên

Q0 lại bằng với D trong khi đó Q1,Q2,Q3 lại bằng 0 , vì lý do trước đó các ngõ vào Q đã reset lại

về mức 0 nên khi RESET chuyển lại lên mức 1 thì chỉ có Q0 làm mức 1 còn lại là 0 do chúng bị ể tr

so với Q0

5. Độ trể

• Xét độ ể của CLK với Q0tr

Hình 6.1 Đo độ ể ữa CLK với Q0tr gi

• Theo dạng sóng đã hiện thị ra thì thấy rằng thời gian trể của Q0 so với CLK là 224pms vì lý do xung CLK được sử dụng để đồng bộ hóa các tầng Flip Flop trong mạch Khi xung CLK được kích hoạt, các tầng Flip Flop sẽ được kích hoạt theo thứ tự từ trái sang phải, nối tiếp từ tầng FF0 đến tầng FF1, FF2, FF3, … và dịch chuyển các bit từ trái sang phải

Hình 6.2 Đo độ ể ữa CLK với ngõ vàotr gi

• Theo dạng sóng đã hiện thị ra thì thấy rằng thời gian trể của Q0 so với CLK là 99pms

• Có nhiều nguyên nhân dẫn đến xung CLK nhanh hơn xung ngõ vào trong mạch dịch 4 bit vào nối tiếp ra nối tiếp Một số nguyên nhân có thể bao gồm:

•

• Mạch dịch 4 bit vào nối tiếp ra nối tiếp được thiết kế để hoạt động với xung CLK nhanh hơn xung ngõ vào

• Mạch dịch 4 bit vào nối tiếp ra nố tiếp được thiếi t kế để hoạt động với xung CLK có chu kỳ ngắn hơn xung ngõ vào

• Mạch dịch 4 bit vào nối tiếp ra nối tiếp được thiết kế để hoạt động với xung CLK có độ trễ thấp hơn xung ngõ vào

6. Công suất

Hình 7.1 Hiện thị công suất có ngưỡng cao nhất

• Công suất đỉnh là 2.377mW tương ứng với I đỉnh là 1.9mA tại 1.8us

Hình 7.2 Hiện thị công suất trung

• Công suất trung bình tìm được là 274.9nW

- Xét khi thay đổi tần số lên 10 lần

- Công suất trung bình là 549nW

Công suất tăng khi tần số tăng

II Mạch đếm 2 bit không đồng bộ

1. Mục tiêu

• Khảo sát và tìm hiểu nguyên lý hoạt động và tính toán các thông số độ trể và công suấ ủa mạch t c đếm 2 bit không đồng bộ

2. Nguyên lý hoạt động và sơ đồ mạch

• Mạch đếm 2 bit không đồng bộ là một mạch đếm bao gồm hai flip-flop không đồng bộ Mạch đếm này có thể đếm từ 0 đến 3 (00, 01, 10, 11)

Hình 2 Sơ đồ mạch đếm 2 bit không đồng bộ

• Mạch đếm 2 bit không đồng bộ có thể được thiết kế bằng cách sử dụng các flip-flop không đồng

bộ là flip flop T bằng cách sử dụng flip flop D nối với cổng XOR

3. Đóng gói mạch đếm 2 bit không đồng bộ

Hình 3 Đóng gói mạch đếm 2 bit không đồng bộ trong cadence

• Mạch được đóng gói với 1 ngõ vào là xung CLK , 1 ngõ vào RESET và 2 ngõ ra là Q0,Q1 , ối cùng cu

là 2 ngõ cho nguồn đầu vào và nối đất

4. Thiết lập thông số

Hình 4.1 Thiết lập thông số cho CLK

Hình 4.2 Thiết lập thông số cho RESET

4.3 Thiết lập thông số cho nguồn

5. Mô phỏng

Hình 5.1 Hiện thị dạng sóng ngõ của mạch đếm

• Hiện thị 4 sóng bao gồm : Q0,Q1,CLK và RESET

• Khi CLK tác động cạnh lên thì Q sẽ thay đổi trạng thái

Hình 5.2 Hiện thị lúc RESET tác động mức 0

• Trong khoảng từ 2u đến 4u ấy rằng RESET đang ở mức 0 nên cả 2 đầu ra đều bằng 0th

Hình 5.3 Hiện thị lúc CLK tác động mức 1

• Từ 4u trở đi thì RESET ở mức 1 và nếu CLk tác động cạnh lên thì Q0 sẽ thay đổi , cụ ể như sau th tại 6u thì CLK tác động cạnh lên dẫn tới Q0 từ 0 lên 1 còn Q1 vẫn là 0 vì lý do là Q1 trể so với Q0

1 xung dẫn tới khi Q0 lên 1 thì Q1 chưa kịp lên 1 mà phải đợi thêm 1 xung nữa thì Q1 mới 1 lên

1 được

6 Độ ể tr

• Xét độ ể của Q0 so với CLKtr

Hình 6 Hiện thị độ trể của Q0 so với CLK

• Theo như mô phỏng có thể kết luận rằng Q0 trể hơn CLK 1 khoảng thời gian là 165mS lý do tại về khi đầu vào thì nó phải qua thêm công XOR nữa nên dẫn tới làm trể ngõ ra

7. Công suất

hình 7.1 Hiện thị công suất đỉnh

• Theo như mô phỏng thì thấy được rằng là công suất đỉnh là 875uW tương ứng với dòng đỉnh là 729mA tại 10uS

Hình 7.2 Công suất trung bình

• Theo như mô phỏng thì công suất trung bình nhận được là 99nW

- Thay đổi tần số tăng lên 10 lần thì

-

Hình 7.3 Công suất khi tăng tần số lên 10 lần Theo mô phỏng thì công suất trung bình là 549nW

Khi tăng tần số thì công suấ cũng tăng theo t