Đánh giá hiệu năng á kiến trú vi xử lý đa lõi

Trang 1 BỘ GIÁO DỤC VÀ ĐÀO TẠOTRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI--- CHU BÁ THÀNHĐÁNH GIÁ HIỆU NĂNGCÁC KIẾN TRÚC VI XỬ LÝ ĐA LÕIChuyên ngành: CÔNG NGHỆ THÔNG TIN LUẬN VĂN THẠC SĨ KỸ THUẬT CÔ

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

- CHU BÁ THÀNH

ĐÁNH GIÁ HIỆU NĂNG CÁC KIẾN TRÚC VI XỬ LÝ ĐA LÕI

Chuyên ngành: CÔNG NGHỆ THÔNG TIN

LUẬN VĂN THẠC SĨ KỸ THUẬT CÔNG NGHỆ THÔNG TIN

NGƯỜI HƯỚNG DẪN KHOA HỌC:

TS HỒ KHÁNH LÂM

Hà Nội - 2013

Tai ngay!!! Ban co the xoa dong chu nay!!! 17061131650811000000

NGƯỜI HƯỚNG D N KHOA H C: Ẫ Ọ

TS H KHÁNH LÂM Ồ

Hà N i - 2013 ộ

H ng Yên ã t o i u ki n cho tôi theo h c và b o v lu n v n khoá h c th c s 2011-ư đ ạ đ ề ệ ọ ả ệ ậ ă ọ ạ ỹ

2013

Tôi xin bày t lòng c m n trân tr ng nh t n TS H Khánh Lâm - ng i tr c ỏ ả ơ ọ ấ đế ồ ườ ự

ti p h ng d n, ã t n tình, t n tâm ch b o, góp ý, giúp ế ướ ẫ đ ậ ậ ỉ ả đỡ ề v m i m t tôi hoàn ọ ặ đểthành lu n v n này ậ ă

Tôi xin bày t lòng c m n n gia ình, b n bè, ỏ ả ơ đế đ ạ đồng nghi p ã ệ đ động viên, quan tâm, t o i u ki n giúp tôi trong su t th i gian theo h c ạ đ ề ệ đỡ ố ờ ọ

Xin chân thành c m n ! ả ơ

Hà N i, ngày 19 tháng 3 n m 2013 ộ ă

H c viên ọ

Chu Bá Thành

M Ở ĐẦU 12

I LÝ DO CH N Ọ ĐỀ TÀI 12

II L CH S NGHIÊN C U 12Ị Ử ỨIII M C ÍCH NGHIÊN C U C A LU N V N, Ụ Đ Ứ Ủ Ậ Ă ĐỐI TƯỢNG, PH M VI ẠNGHIÊN C U 12Ứ

CHƯƠNG II: LU T AMDAHL CHO CÁC CHIP A LÕI 40Ậ Đ

2.1 TÍNH TOÁN SONG SONG 40 2.1.1 Khái ni m tính toán song song 40ệ 2.1.2 Công th c m c t ng t c c a th c hi n song song 43ứ ứ ă ố ủ ự ệ 2.1.3 Phân tích hi u n ng c a th c hi n song song 43ệ ă ủ ự ệ 2.2 LU T AMDAHL 44Ậ 2.2.1 Công th c lu t Amdahl t ng quát 44ứ ậ ổ 2.2.2 Lu t Amdahl v i s t ng t c trong m t ch ng trình tu n t 47ậ ớ ự ă ố ộ ươ ầ ự 2.2.3 Lu t Amdahl cho các chip a lõi 48ậ đ 2.2.4 Hi u ng Amdahl 52ệ ứ 2.2.5 H n ch c a lu t Amdahl 52ạ ế ủ ậ

CHƯƠNG III: M NG HÀNG Ạ ĐỢI 53 3.1 PHÂN LO I M NG CÁC HÀNG Ạ Ạ ĐỢI 53 3.1.1 M ng m các hàng i 53ạ ở đợ 3.1.2 M ng óng các hàng i 54ạ đ đợ 3.13 M ng k p h p 55ạ ế ợ 3.1.4 M ng có các ràng bu c s l ng khách hàng 55ạ ộ ố ượ

3 2 M NG HÀNG Ạ ĐỢI NHI U L P CÔNG VI C 55Ề Ớ Ệ 3.2.1 Các m ng m t l p công vi c 55ạ ộ ớ ệ 3.2.2 Các m ng nhi u l p công vi c 57ạ ề ớ ệ

3 3 CÁC S O HI U N NG C A M NG HÀNG Ố Đ Ệ Ă Ủ Ạ ĐỢI 59 3.3.1 Các m ng m t l p công vi c 59ạ ộ ớ ệ 3.3.2 Các m ng nhi u l p công vi c 61ạ ề ớ ệ

3 4 CÁC M NG HÀNG Ạ ĐỢI CÓ NGHI M D NG TÍCH CÁC XÁC SU T 63Ệ Ạ Ấ 3.4.1 Cân b ng toàn c c c a m ng hàng i 64ằ ụ ủ ạ đợ

3.4.2 Cân b ng c c b 64ằ ụ ộ

CHƯƠNG IV: PHÂN TÍCH, ÁNH GIÁ HI U N NG C A CHIP A LÕI 68Đ Ệ Ă Ủ Đ4.1 ÁNH GIÁ HI U N NG THEO LU T AMDAHL 68Đ Ệ Ă Ậ4.1.1 Phân tích hi u n ng vi x lý a lõi d a trên lu t Amdahl 68ệ ă ử đ ự ậ4.1.2 ánh giá hi u n ng d a trên lu t Amdahl 75Đ ệ ă ự ậ4.2 ĐÁNH GIÁ HI U N NG THEO M NG X P HÀNG Ệ Ă Ạ Ế ĐÓNG CÓ NGHI M D NG TÍCH CÁC XÁC SU T 82Ệ Ạ ẤTÀI LI U THAM KH O 95Ệ Ả

DANH M C CÁC KÝ HI U, CÁC CH VI T T T Ụ Ệ Ữ Ế Ắ

TT T vi t t t ừ ế ắ Gi i ngh a ả ĩ

4 CTMC Continuous Time Markov Chain

DANH M C CÁC HÌNH V , Ụ Ẽ ĐỒ TH Ị

Hình 1.1: Các ki n trúc c a chip a lõi ng d ng chung 15ế ủ đ ứ ụ

Hình 1.2:Chip a lõi v i L2 cache chia s 16đ ớ ẻ

Hình 1.3:Chip a lõi L2 cache riêng 16đ

Hình 1.4: Ki n trúc ki u ngói l p c a chip a lõi (tiled architecture) v i 16 tiles 17ế ể ợ ủ đ ớ

Hình 1.5: M ng k t n i N: là bus ạ ế ố đơn 18 Hình 1.6: M ng n i N: là nhi u bus 19ạ ố ề

Hình 1.7: M ng k t n i N: là các bus giao nhau 19ạ ế ố

Hình 1.8: chu i k t n i a x lý 20ỗ ế ố đ ử

Hình 1.9:Cây nh phân 21ị

Hình 1.11:Cây béo 22 Hình 1.10: Cây tam phân 22 Hình 1.12: Cây X 22 Hình 1.13: Cây chu i h t 23ỗ ạ

Hình 1.22: Các m ng c u trúc siêu l p th (Hypercubes) 29ạ ấ ậ ể

Hình 1.23: Các c u m ng k t n i ấ ạ ế ố đầ đủy 30

Hình 1.24: (a): Thành ph n chuy n m ch, (b): i thông (tr c ti p), 31ầ ể ạ Đ ự ế

(c): Đấu chéo, (d): Qu ng bá trên, (e): Qu ng bá dả ả ưới 31 Hình 1.25: Chuy n m ch thay ể ạ đổi 32 Hình 1.26: M ng chuy n m ch 3 t ng 33ạ ể ạ ầ

Hình 1.27 T ng 1 g m các chuy n m ch tr ng thái : ầ ồ ể ạ ở ạ đấu chéo 34 Hình 1.28 t ng 2 g m các chuy n m ch tr ng thái : ầ ồ ể ạ ở ạ đấu chéo 34 Hình 1.29: T ng 3 g m các chuy n m ch tr ng thái ầ ồ ể ạ ở ạ đấu chéo 35 Hình 1.30: M ng chuy n m ch Omega 3 t ng 8x8 36ạ ể ạ ầ

Hình 1.31: (a): k t n i xáo tr n N=8; (b): m ng chuy n m ch xáo tr n 1 t ng 36ế ố ộ ạ ể ạ ộ ầ

Hình 1.32: M ng chuy n m ch 3 t ng (siêu cube) 37ạ ể ạ ầ

v i truy n thông bình thớ ề ường 37 Hình 1.33: M ng cube v i t ng b xung s d ng các thành ph n chuy n m ch bi n ạ ớ ầ ổ ử ụ ầ ể ạ ế đổi

để nâng cao độ tin c y (m ng ch u l i) 38ậ ạ ị ỗ

Hình 1.34: M ng chuy n m ch ạ ể ạ đấu chéo 8x8 39 Hình 2.1: M ng tuy n tính hai chi u g m n b x lý 41ả ế ề ồ ộ ử

Hình 2.2: Di n gi i th i gian th c hi n chễ ả ờ ự ệ ương trình song song 44 Hình 2.3: Lu t Amdahl: m c t ng t c so v i t l ph n tr m c a ph n tu n t c a ậ ứ ă ố ớ ỷ ệ ầ ă ủ ầ ầ ự ủ

chương trình th c hi n song song 47ự ệ

Hình 2.4: s t ng t c th c hi n c a m t task g m 2 ph n 47ự ă ố ự ệ ủ ộ ồ ầ

Hình 2.5: Chip a lõi đ đố ứi x ng (SMC) g m n =16 lõi BCEs 49ồ

Hình 2.6: Chip a lõi đ đố ứi x ng (SMC) g m n/r = 4/4 lõi (4 lõi, m i lõi có 4 BCEs) 49ồ ỗ

Hình 2.8: Chip a lõi a lõi linh ho t (DMC) g m 16 lõi 1-BCE 50đ đ ạ ồ

Hình 2.7: Chip a lõi b t đ ấ đố ứi x ng (AMC) g m m t lõi 4-BCEs và n-4 BCEs 50ồ ộ

Hình 2.9: Hi u ng Amdahl: m c t ng t c so v i kích thệ ứ ứ ă ố ớ ước c a chủ ương trình v i b t ớ ấ

k s lỳ ố ượng c nh nào c a các b x lý 52ố đị ủ ộ ử

Hình 3.1: M ng m các hàng ạ ở đợi 54 Hình 3.2: M ng m các hàng ạ ở đợi 54 Hình 3.3: M ng óng các hàng ạ đ đợi 54 Hình 3.4: M ng k t h p 55ạ ế ợ

Hình 3.5: M ng v i ràng bu c: 55ạ ớ ộ

Hình 4.1: Ki n trúc tile c a chip a lõi 78ế ủ đ

Hình 4.2 Mô hình m ng hàng ạ đợ đi óng c a h th ng vi x lý a lõi 82ủ ệ ố ử đ

M Ở ĐẦU

I LÝ DO CH N Ọ ĐỀ TÀI

- Công ngh vi x lý a lõi ang là xu h ng phát tri n c a hi n t i và trong ệ ử đ đ ướ ể ủ ệ ạ

t ng lai Công ngh này ươ ệ đượ ức ng d ng cho thi t k , ch t o các h th ng máy ụ ế ế ế ạ ệ ốtính hi u n ng cao, các siêu máy tính ệ ă

- Công ngh vi x lý a lõi ệ ử đ đượ ức ng d ng trong nhi u l nh v c x lý tín hi u t c ụ ề ĩ ự ử ệ ố

độ cao, th i gian th c và trong nh ng h th ng cung c p d ch v b ng thông ờ ự ữ ệ ố ấ ị ụ ă

r ng, a ph ng ti n hi n t i c ng nh t ng lai ộ đ ươ ệ ệ ạ ũ ư ươ

- Đã có nhi u nghiên c u, thi t k , ch t o th nghi m chip vi x lý a lõi v i ề ứ ế ế ế ạ ử ệ ử đ ớnhi u lõi ( n trên 100 lõi), nh ng v i r t nhi u ki n trúc k t n i bên trong khác ề đế ư ớ ấ ề ế ế ốnhau Tuy nhiên, h u nh ch a có m t ki n trúc nào ầ ư ư ộ ế được cho là t i u ố ư

II L CH S NGHIÊN C U Ị Ử Ứ

T i Vi t Nam, r t ít các công trình nghiên c u v l nh v c này Vì v y, vi c ạ ệ ấ ứ ề ĩ ự ậ ệ

ch n tài c ng là m t th thách tìm hi u, nghiên c u các lo i ki n trúc chip vi x lý ọ đề ũ ộ ử ể ứ ạ ế ử

đa lõi và ng d ng m t s lý thuy t ã ứ ụ ộ ố ế đ được bi t, ánh giá hi u n ng c a các ki n ế để đ ệ ă ủ ếtrúc này, nh m làm sáng t kh n ng ng d ng c a chúng trong t ng l nh v c c th ằ ỏ ả ă ứ ụ ủ ừ ĩ ự ụ ểIII M C ÍCH NGHIÊN C U C A LU N V N, Ụ Đ Ứ Ủ Ậ Ă ĐỐI TƯỢNG, PH M VI ẠNGHIÊN C U Ứ

Đề tài ã t p trung nghiên c u, phân tích ki n trúc và t ch c các th h chip vi x đ ậ ứ ế ổ ứ ế ệ ử

lý a lõi thông d ng, các y u t nh h ng n hi u n ng và áp d ng các lý thuy t lu t đ ụ ế ố ả ưở đế ệ ă ụ ế ậAmdahl, lý thuy t m ng hàng ế ạ đợi, nh m ằ đưa ra các phân tích, ánh giá v hi u n ng đ ề ệ ă

ho t ng c a các lo i vi s lý a lõi thông d ng T ó, xu t, l a ch n lo i vi x lý ạ độ ủ ạ ử đ ụ ừ đ đề ấ ự ọ ạ ửphù h p khi xây d ng h th ng tính toán hi u n ng cao, siêu máy tính,… ợ ự ệ ố ệ ă

V PHƯƠNG PHÁP NGHIÊN C U Ứ

Đề tài s d ng ph ng pháp nghiên c u tài li u và mô ph ng, ánh giá k t qu ử ụ ươ ứ ệ ỏ đ ế ả

 Ph ng pháp nghiên c u tài li u : ươ ứ ệ

Tìm ki m, s u t p, tham kh o, phân tích và nghiên c u các tài li u có liên quan ế ư ậ ả ứ ệ

đế đền tài

 Mô ph ng, ánh giá k t qu : ỏ đ ế ả

D a trên các thông s do nhà s n xu t cung c p và nghiên c u lu t Amdahl áp ự ố ả ấ ấ ứ ậ

d ng trong các b vi x lý a lõi, lý thuy t m ng hàng ụ ộ ử đ ế ạ đợi, t ó b sung thêm các ừ đ ổtham s vào lu t Amdahl, xây d ng các mô hình và ánh giá, phân tích k t qu mô ố ậ ự đ ế ả

ph ng ỏ

N I DUNG Ộ

CHƯƠNG I: T NG QUAN V CHIP A LÕI Ổ Ề Đ

1.1 KHÁI NI M VI X LÝ A LÕI Ệ Ử Đ

1.1.1 Khái ni m chip a lõi ệ đ

Chip a lõi, hay chip a nhân, CPU a lõiđ đ đ (ti ng Anh: ế multi-core) là b vi x ộ ử

lý trung tâm (Central Processing Unit) có nhi u ề đơn v vi x lý ị ử được tích h p trên ợcùng m t CPU v t lý duy nh t M t cách khác, chúng gi ng nh s ghép n i nhi u ộ ậ ấ ộ ố ư ự ố ềCPU thông th ng tr c ây tr thành m t CPU duy nh t ườ ướ đ ở ộ ấ

CPU a lõi đ được gi i thi u l n u tiên vào n m 2001 b i hãng IBM v i lo i ớ ệ ầ đầ ă ở ớ ạCPU Power4 dành riêng cho các máy ch B t u t ó các hãng s n xu t CPU khác ủ ắ đầ ừ đ ả ấ

b t u chú ý n th lo i CPU a lõi và nh h ng phát tri n s n ph m c a mình ắ đầ đế ể ạ đ đị ướ ể ả ẩ ủtheo theo th lo i này Hai nhà s n xu t CPU cho PC l n là AMD và Intel c ng có các ể ạ ả ấ ớ ũ

ph n ng khác nhau: AMD ã b t u có nh h ng ngay cho CPU a lõi, Intel còn ả ứ đ ắ đầ đị ướ đ

dè d t trong giai o n u, nh ng c ng b t u vào cu c.ặ đ ạ đầ ư ũ ắ đầ ộ [1] K t ó có m t s c nh ể ừ đ ộ ự ạtranh gi a hai hãng chi m l nh th ph n CPU máy tính trên ph ng di n a lõi, hi u ữ để ế ĩ ị ầ ươ ệ đ ệ

n ng x lý và giá bán, s c nh tranh này v n còn t n t i cho n th i i m hi n nay và ă ử ự ạ ẫ ồ ạ đế ờ đ ể ệ

ch a có d u hi u k t thúc ư ấ ệ ế

Nh ng CPU hai nhân u tiên ữ đầ được Intel và AMD s n xu t khi t hai nhân x ả ấ đặ ử

lý trong cùng m t t m Có ngh a trong m t CPU nhìn b ngoài nh m t CPU thông ộ ấ đế ĩ ộ ề ư ộ

th ng nh ng bên trong nó ch a các ph n m ch i n c a c hai CPU, i m chung c a ườ ư ứ ầ ạ đ ệ ủ ả đ ể ủ

1.1.2 Ki n trúc chip a lõi a lu ng ế đ đ ồ

Ki n trúc a lõi, a lu ng là m t trong nh ng gi i pháp công ngh hi n nay ế đ đ ồ ộ ữ ả ệ ệ

đang được phát tri n m nh nh m nâng cao hi u n ng c a các h th ng máy tính V i ể ạ ằ ệ ă ủ ệ ố ớ

xu th phát tri n c a công ngh vi x lý a lõi là ti p t c t ng s l ng lõi CPU trên ế ể ủ ệ ử đ ế ụ ă ố ượ

m t chip, nh ng c ng làm gia t ng tính ph c t p c a t ch c cache, s c p cache, c u ộ ư ũ ă ứ ạ ủ ổ ứ ố ấ ấtrúc m ng k t n i gi a các cache, t ng gánh n ng cho b x lý và bus b nh ạ ế ố ữ ă ặ ộ ử ộ ớ

Hi u n ng c a h th ng vi x lý a lõi, a lu ng ph thu c r t nhi u vào s ệ ă ủ ệ ố ử đ đ ồ ụ ộ ấ ề ố

l ng lõi, s lu ng trong m i lõi, t ch c cache, dung l ng c a cache, s c p cache ượ ố ồ ỗ ổ ứ ượ ủ ố ấ(L1, L2, hay L3) và c u trúc m ng k t n i bên trong gi a các c p cache i u này, ã ấ ạ ế ố ữ ấ Đ ề đgây nên nh ng h n ch áng k cho ki n trúc vi x lý a lõi, a lu ng ữ ạ ế đ ể ế ử đ đ ồ

Xu h ng hi n nay trong công ngh vi x lý là t p trung vào a lõi và a lu ng ướ ệ ệ ử ậ đ đ ồcho m i lõi trong m t chip Chip vi x lý a lu ng CMT (Chip Multi Threaded) k t ỗ ộ ử đ ồ ế

h p h tr cho chip a x lý CMPs (Chip Multi Processors) cho phép a lõi n m trong ợ ỗ ợ đ ử đ ằcùng m t chip chia s tài nguyên và c i thi n m c s d ng a lu ng ng th i ộ để ẻ ả ệ ứ độ ử ụ Đ ồ đồ ờSMT (Simultaneous Multithreading) cho phép các lõi x lý riêng trong m t chip ử ộ để

th c hi n các l nh t nhi u lu ng n cùng m t lúc (hai, b n ho c 8 lu ng) còn g i là ự ệ ệ ừ ề ồ đơ ộ ố ặ ồ ọ

Hình 1.1: Các ki n trúc c a chip a lõi ng d ng chung ế ủ đ ứ ụ

Các chip vi x lý a lõi a lu ng yêu c u phân c p cache qu n lý tr và ử đ đ ồ ầ ấ để ả độ ễ

b ng thông Chúng có th có 2 c p cache, ho c 3 c p cache (hình 1.1) Trên m i lõi ă ể ấ ặ ấ ỗ

th ng có L1cache riêng, L2 cache và L3 cache có th là riêng hay chia s , và b nh ườ ể ẻ ộ ớchính luôn luôn được chia s và m i lõi Các hình 1.2 và 1.3 th hi n chip a lõi v i 2 ẻ ỗ ể ệ đ ớ

c p cache: L2 chia s hay L2 riêng cho t ng lõi ấ ẻ ừ

Cache riêng l có l i th : chúng g n lõi, do ó truy c p nhanh h n, và làm gi m ẻ ợ ế ầ đ ậ ơ ảtranh ch p Ngoài ra, cache riêng c ng có ấ ũ được v trí kho ng cách t t h n, nh t t c ị ả ố ơ ư ấ ảcác d li u c n thi t qua lõi luôn ữ ệ ầ ế đượ đưc a vào cache c a lõi Cache riêng d dàng ủ ễ để

đạ đượt c hi u n ng h n cache chia s , do ranh gi i t nhiên gi a các cache s p x p ệ ă ơ ẻ ớ ự ữ ắ ế

c nh nhau nh ki u ngói l p (tiles) Ki n trúc a lõi ki u ngói l p (tiles) là ki n trúc ạ ư ể ợ ế đ ể ợ ếkhá ph bi n trong các ch t o chip a lõi hi n nay Chúng cho phép t n vài tr m ổ ế ế ạ đ ệ đạ đế ălõi x lý trong m t chip Hình 1.4 là ví d chip a lõi ki u ngói l p v i 16 ngói (tiles) ử ộ ụ đ ể ợ ớtrên chip M i tile g m core ( ng l nh), caches, chuy n m ch/ nh tuy n trên ỗ ồ ố ệ ể ạ đị ếinterconnect gi a các lõi Th ng m i lõi có L1 và L2 caches riêng ữ ườ ỗ

Nh ng v i ki n trúc cache riêng, v n k t n i cache b ng cách s d ng giao ư ớ ế ấ đề ế ố ằ ử ụ

th c phù h p gi các d li u n nh qua các cache, gi i h n không gian cache ứ ợ để ữ ữ ệ ổ đị ớ ạđược dùng không th chia s các d li u cùng cache n các lu ng trên các lõi khác ể ẻ ữ ệ đế ồnhau và có th d n ể ẫ đến không đồng u m c đề ứ độ ử ụ s d ng c a toàn b không gian ủ ộ

Hình 1.2:Chip a lõi v i L2 cache chia s đ ớ ẻ Hình 1.3:Chip a lõi L2 cache riêng đ

cache M c s d ng cache không ng u nh v y có th d n n m t s m t mát ứ độ ử ụ đồ đề ư ậ ể ẫ đế ộ ự ấ

đáng k t ng hi u n ng c a h th ng ể ổ ệ ă ủ ệ ố

Chip a x lý a lõi a lu ng, s d ng cache chia s có l i th : tr c a thông đ ử đ đ ồ ử ụ ẻ ợ ế độ ễ ủtin ít, m t lõi có th tìm n p tr c d li u cho lõi khác có kích th c cache nh h n ộ ể ạ ướ ữ ệ ướ ỏ ơ

c n thi t, t c ngh n trên ph m vi k t n i b nh ít h n, chia s ng cho phép s d ng ầ ế ắ ẽ ạ ế ố ộ ớ ơ ẻ độ ử ụ

hi u qu chia s không gian cache Tuy nhiên, v i s l ng lõi cao òi h i b ng thông ệ ả ẻ ớ ố ượ đ ỏ ă

và kích th c cache cao h n ướ ơ Độ ễ tr trúng cache s cao h n do chuy n i logic trên ẽ ơ ể đổ

b nh cache M t khác, khi th c hi n ộ ớ ặ ự ệ đồng th i các lu ng ờ ồ được t o ra t các ng ạ ừ ứ

d ng khác nhau, t ng hi u n ng c a m t b vi x lý a lõi a lu ng có th suy gi m do ụ ổ ệ ă ủ ộ ộ ử đ đ ồ ể ảcác xung t gi a các các lu ng trong không gian cache chia s , m t lu ng c a m t lõi độ ữ ồ ẻ ộ ồ ủ ộ

có th truy xu t các d li u c a m t lu ng khác và th i gian th c hi n c a nó tr nên ể ấ ữ ệ ủ ộ ồ ờ ự ệ ủ ởdài h n so v i cache riêng ơ ớ

1.2 M NG K T N I CÁC LÕI X LÝ TRONG CHIP Ạ Ế Ố Ử

1.2.1 M ng liên k t t nh các lõi ạ ế ĩ

Trong các h th ng a x lý: nhi u chip CPU, ho c chip a lõi x lý, m ng ệ ố đ ử ề ặ đ ử ạliên k t (interconnect network) các chip CPU (off chip interconnect) và m ng liên ế ạ

k t các lõi trong chip (on chip interconnect) óng vai trò quan tr ng nh hế đ ọ ả ưởng

đến hi u n ng c a h th ng a x lý ệ ă ủ ệ ố đ ử Đặc bi t, khi s chip CPU hay s lõi trong ệ ố ốchip t ng lên áng k ă đ ể

Các m ng interconnect ạ được phân bi t thành hai lo i: k t n i t nh và k t n i ệ ạ ế ố ĩ ế ốđộng

Hình 1.4: Ki n trúc ki u ngói l p c a chip a lõi (tiled architecture) v i 16 tiles ế ể ợ ủ đ ớ

Các m ng k t n i ng có th c u hình l i ạ ế ố độ ể ấ ạ được nh các nút chuy n m ch ờ ể ạ ánh giá c i m c a các c u trúc interconnect th ng có m t s thông

s c u hình c a c u hình m ng k t n i: ố ấ ủ ấ ạ ế ố

• Độ ph c t p liên k t: toàn b s liên k t trong m ng ứ ạ ế ộ ố ế ạ

• C p ấ độ ủ c a nút (node degree): s nút liên k t v i m t nút (number of ố ế ớ ộincident nodes)

• Đường kính c a m ng (network diameter): kho ng cách nh tuy n dài ủ ạ ả đị ế

nh t trong m ng gi a 2 nút (hay dài c a tuy n dài nh t trong m ng (maximum ấ ạ ữ độ ủ ế ấ ạrouting distance, hay maximum hop distance)

• Kho ng cách trung bình (average distance): là kho ng cách ả ả định tuy n ếtrung bình gi a t t c các c p nút (average routing distance hay average hop ữ ấ ả ặdistance)

• Độ ộ r ng chia ôi (bisection width): s t i thi u các liên k t mà s l y đ ố ố ể ế ự ấchúng ra kh i m ng s tách m ng và c t m ng thành 2 n a ỏ ạ ẽ ạ ắ ạ ử

• Độ ph c t p sinh trứ ạ ưởng (growth complexity): s nút có th ố ể được b ổsung thêm

1 Bus chia s ẻ đơn (single shared bus):

Ki u bus ể đơn này (hình 1.5) được s d ng nhi u trong các h th ng máy ử ụ ề ệ ố

ki n trúc Von Neumann c i n v i m t bus h th ng Nh ng m t nhế ổ đ ể ớ ộ ệ ố ư ộ ượ đ ểc i m

l n là khi s lớ ố ượng các thành ph n x lý và thành ph n nh t ng lên s làm t ng ầ ử ầ ớ ă ẽ ă

đụng độ ạ c nh tranh chi m bus, d n n t ng th i gian ch ế ẫ đế ă ờ ờ đợ đượi c ph c c a các ụ ủthành ph n x lý và thành ph n nh , và t c ầ ử ầ ớ ố độ truy n thông b suy gi m Khi ó ề ị ả đ

c n ph i t ng t c bus ầ ả ă ố độ Độ ẵ s n sàng c a k t n i bus th p ủ ế ố ấ

2 Nhi u Bus (multi-bus): ề

M ng nhi u Bus (hình 1.6) kh c ph c nhạ ề ắ ụ ượ đ ểc i m c a Bus ủ đơn, trong ó, đ

m t s thành ph n x lý và thành ph n nh k t n i v i m t Bus, nh ng thành ộ ố ầ ử ầ ớ ế ố ớ ộ ữ

Hình 1.5: M ng k t n i N: là bus ạ ế ố đơn

ph n x lý và thành ph n nh khác l i k t n i v i m t Bus khác, ho c có chúng ầ ử ầ ớ ạ ế ố ớ ộ ặ

k t n i cùng trên m t s Bus, nh v y s gi m quá t i cho các Bus, s ế ố ộ ố ư ậ ẽ ả ả ự đụng độtruy nh p Bus gi m t i thi u Nhậ ả ố ể ượ đ ểc i m c a m ng: khi có s c x y ra ủ ạ ự ố ả đối v i ớ

m t Bus nào ó, thì hi u xu t m ng gi m i rõ r t và l i t ng lên ộ đ ệ ấ ạ ả đ ệ ỗ ă

3 Các Bus giao nhau (crossbar buses):

Trong c u trúc k t n i Bus giao nhau (hình 1.7) m i thành ph n x lý k t ấ ế ố ỗ ầ ử ế

n i v i t t c thành ph n nh và tố ớ ấ ả ầ ớ ương t , m i thành ph n nh k t n i v i t t c ự ỗ ầ ớ ế ố ớ ấ ảthành ph n x lý Nh v y ta có m t k t n i ki u ma tr n hai chi u n x m C u ầ ử ư ậ ộ ế ố ể ậ ề ấtrúc này kh c ph c nhắ ụ ượ đ ểc i m c a c u trúc nhi u Bus Trủ ấ ề ường h p x u nh t có ợ ấ ấ

th x y ra: n u t t c các thành ph n x lý cùng truy nh p vào m t thành ph n ể ả ế ấ ả ầ ử ậ ộ ầ

nh K t n i này ã ớ ế ố đ được áp d ng m t s h th ng máy tính l n ụ ộ ố ệ ố ớ

4 Chu i (Linear Array): ỗ

C u trúc chu i (chain) là m t m ng tuy n tính (linear array) các b x lý ấ ỗ ộ ả ế ộ ử(g m CPU, memory, I/O), nên thồ ường được g i là c u trúc m ng tuy n tính, có ọ ấ ả ế

th ng bus n: các b n tin kèm a ch ngu n và ích ố đơ ả đị ỉ ồ đ được chuy n t m t nút ngu n ể ừ ộ ồ

đế đn ích là ‘xuôi dòng’ (downstream), m t nút nào ó ti p nh n b n tin t ‘dòng xuôi’ ộ đ ế ậ ả ừ

và thu nh n b n tin n u a ch ích trùng v i nút ó, n u a ch ích không trùng thì ậ ả ế đị ỉ đ ớ đ ế đị ỉ đ

b n tin ả được chuy n ‘ng c dòng’ tr l i’ (upstream) ể ượ ở ạ

C u trúc chu i khác v i c u trúc bus n ch không ph i t t c các nút u có ấ ỗ ớ ấ đơ ở ỗ ả ấ ả đề

th ể đọc t t c các b n tin ấ ả ả Đặc bi t, các nút trong kho ng ‘xuôi dòng’ t ngu n và ệ ả ừ ồ

‘ng c dòng’ t ích s không có c h i c b n tin i u này làm khó kh n th c hi n ượ ừ đ ẽ ơ ộ đọ ả Đ ề ă ự ệchuy n các b n tin toàn c c M t i u khác bi t v i c u trúc bus n a là chu i cho phép ể ả ụ ộ đ ề ệ ớ ấ ữ ỗ

m t s các gói c a b n tin ng th i ộ ố ủ ả đồ ờ được v n chuy n m b o chúng không g i è ậ ể đả ả ố đlên nhau Chu i n gi n cho m r ng, b i vì ph n c ng c a các nút ang trong m ng ỗ đơ ả ở ộ ở ầ ứ ủ đ ạkhông c n ph i thay i và thu t toán nh tuy n v n duy trì nh c ầ ả đổ ậ đị ế ẫ ư ũ Độ ẵ s n sàng c a ủchu i th p, t c truy n thông ch m, các nút ph i ch i lâu ỗ ấ ố độ ề ậ ả ờ đợ

c n t ng trên g i là nút cha (ch có m t nút cha), các nút k c n t ng d i g i là ậ ở ầ ọ ỉ ộ ề ậ ở ầ ướ ọcác nút con K t n i nh v y g i là tách (disjoint) và không có vòng l p trong c u trúc ế ố ư ậ ọ ặ ấ

C u trúc cây có m t s lo i: ấ ộ ố ạ

• Cây nh phân:ị

Hình 1.8: chu i k t n i a x lý ỗ ế ố đ ử

Trong cây nh phân, hay còn g i là cây nh phân y , m i m t nút x lý ị ọ ị đầ đủ ỗ ộ ử ở

m t t ng (tr g c) có 3 nút k c n: 1 nút cha và 2 nút con Gi a hai nút k c n ch m t ộ ầ ừ ố ề ậ ữ ề ậ ỉ ộđường d n duy nh t (hình 1.9) và là liên k t 2 chi u ẫ ấ ế ề

N u có cây nh phân có t ng s nút, trong ó có n nút bên trong (k c g c), ế ị ổ ố N đ ể ả ốthì nó có các thông s nh sau: +1 nút k t thúc (ng n), t ng s nút = 2 +1, c p ố ư n ế ọ ổ ố N n ấ độ

c a nút là 3, s liên k t =2 -1, chi u cao (s t ng) là logủ ố ế L n ề h ố ầ h≥ 2( +1) và = 2n n h – 1, độ

r ng chia ôi là 1, và ộ đ đường kính c a cây là ủ D=2log2N =2log2(2n+1)

Ví d : v i cây nh phân hình 3.19, ta có s nút bên trong = 7, t ng s nút ụ ớ ị ở ố n ổ ố

ng n là +1 = 8, c cây có t ng s = 2 +1 = 15, s liên k t = 2 -1 = 14, và chi u ọ n ả ổ ố N n ố ế L n ềcao c a cây logủ h≥ 2( +1) = logn 28 = 3

K t n i hình cây ế ố đơn gi n, có th th c hi n ánh a ch nh phân cho các ả ể ự ệ đ đị ỉ ịnút, đơn gi n ả được thu t toán nh tuy n Các nút H n ch c a cây nh phân là có ậ đị ế ạ ế ủ ị

t c ố độ trao i ch m, càng lên cao tr càng l n và ngh n nút c chai Các nút con đổ ậ ễ ớ ẽ ổtrao i v i nhau ph i thông qua nút cha Khi có s c x y ra nút cha thì s làm đổ ớ ả ự ố ả ở ẽ

m t i liên h v i các nút con, d n t i s lo i b nhi u ấ đ ệ ớ ẫ ớ ự ạ ỏ ề đơn v x lý trong nhánh ị ửTuy v y, d ng c u trúc k t n i này v n ậ ạ ấ ế ố ẫ được s d ng m t s h th ng máy tính ử ụ ở ộ ố ệ ố

Ví d , quay l i v i bài toán tính SUM ã c p ụ ạ ớ đ đề ậ

n

b b

b b SUM = 1 + 2+ 3+ + ; Trong ó: đ =2 −h 1

n

Quá trình gi i phép tính SUM này nh sau: ả ư

N p t t c các toán h ng ạ ấ ả ạ b1,b2,b3, ,b n vào 2 −h 1 n v x lý ng n c a cây nh đơ ị ử ọ ủ ịphân (t ng h) Sau ó m i m t c p toán h ng ầ đ ỗ ộ ặ ạ b i,b i+1 chuy n t các n v x lý t ng ể ừ đơ ị ử ầ h

lên n v x lý cha t ng -1 tính t ng c c b : đơ ị ử ở ầ h để ổ ụ ộ y i =b i+b i+ 1 và k t qu này n m ế ả ằ

l i trong n v x lý cha t ng -1 Nh v y s gi m s l ng toán h ng i m t n a, ạ đơ ị ử ở ầ h ư ậ ẽ ả ố ượ ạ đ ộ ử

t t c k t qu c c b này n m trong các n v x lý t ng -1 T t ng h-1, t t c ấ ả ế ả ụ ộ ằ ở đơ ị ử ở ầ h ừ ầ ấ ả

Hình 1.9:Cây nh phân ị

k t qu c ng c c b , và s l ng toán h ng gi m xu ng còn /4 Cu i cùng t t i n ế ả ộ ụ ộ ố ượ ạ ả ố n ố đạ ớ đơ

v x lý g c, và t i g c có k t qu c a phép c ng ị ử ố ạ ố ế ả ủ ộ SUM Để đạ đượ t c k t qu cu i ế ả ốcùng SUM c n ph i có -1 hay logầ ả h 2n l n c ng ầ ộ

• Cây tam phân:

Trong cây tam phân (ternary tree) (hình 1.10) m i m t nút (tr g c) có 4 nút k ỗ ộ ừ ố ề

c n: 1 nút cha, 3 nút con N u có n nút bên trong (k c g c) thì có 2 +1 nút ng n, c ầ ế ể ả ố n ọ ảcây có = 3 +1 nút, 3 -1 cành, và chi u cao logN n n ề h ≥ 3(2 +1) Cây tam phân có u n ư

đ ểi m h n cây nh phân là có nhi u nhánh cây h n, do ó k t n i ơ ị ề ơ đ ế ố được nhi u nút con ề

h n, nh ng c ng nh cây nh phân nh c i m l n c a nó l i càng lên cao càng gia ơ ư ũ ư ị ượ đ ể ớ ủ ạ

t ng s ch m ch và ngh n nút c chai ă ự ậ ế ẽ ổ

• Cây béo:

Cây béo (hình 1.11) là cách kh c ph c nh c i m ngh n nút c a các cây nh ắ ụ ượ đ ể ẽ ủ ịphân, tam phân b ng cách b xung thêm các k t n i gi a các nút con cùng t ng d i ằ ổ ế ố ữ ở ầ ướ(tr các nút các cành ngoài) nh ng thu c các nút cha khác nhau t ng trên ừ ở ư ộ ở ầ

• Cây X:

Cây X (hình 1.12) c ng là m t cách ũ ộ

kh c ph c ngh n nút c chai b ng b xung ắ ụ ẽ ổ ằ ổ

thêm m t k t n i gi a 2 nút cùng t ng d i ộ ế ố ữ ở ầ ướ

nh ng thu c 2 nút cha t ng trên Các cây X ư ộ ở ầ

và béo không còn là các cây r nhánh ẽ

(disjoint) vì có các vòng l p ặ

Hình 1.12: Cây X

Hình 1.10: Cây tam phân

Hình 1.11: Cây béo

• Cây hình chu i h t: ỗ ạ

M t trong nh ng v n l n trong các c u trúc cây trên là tìm ki n và phân ộ ữ ấ đề ớ ấ ở ế

lo i (sort) Các thu t toán tìm ki m có th th c hi n t t trong cây hình chu i h t ạ ậ ế ể ự ệ ố ở ỗ ạ(diamon tree) (hình 1.13) Trong cây chu i h t, s l ng các nút th a mãn công th c ỗ ạ ố ượ N ỏ ứ

t ng c a c p s nhân (sum of geometric progression): ổ ủ ấ ố

N = (d W - 1)/( - 1) d

Trong ó s l ng các nút t ng theo sâu (hay chi u cao) c a cây là , hay đ ố ượ N ă độ ề ủ W

theo s t ng c a h s phân u ra c a nút (fan-out), S l ng các liên k t c a cây ự ă ủ ệ ố đầ ủ d ố ượ ế ủchu i h t ỗ ạ được tính b ng: ằ

ch có th chuy n theo m t h ng N u vòng có nút thì nó c ng có liên k t (hay ỉ ể ể ộ ướ ế N ũ N ế

độ ph c h p liên k t b ng ), nghứ ợ ế ằ N ĩ độa ph c t p liên k t ph thu c s nút, ( ) Vòng ứ ạ ế ụ ộ ố O N

có th v n chuy n các b n tin theo c hai h ng do ó nó là vòng 2 chi u Th ng có ể ậ ể ả ả ướ đ ề ườtuy n dài và tuy n ng n gi a các nút truy n thông v i nhau Thu t toán nh tuy n ế ế ắ ữ ề ớ ậ đị ế

th c hi n nh tuy n theo tuy n ng n nh t n u tuy n ó ang r i Vòng có m c ph c ự ệ đị ế ế ắ ấ ế ế đ đ ỗ ứ ứ

Hình 1.15: Các c u trúc cây ấ

không th ng nh t ố ấ

t p ( ) ạ O N Đường kính c a m ng vòng ủ ạ D = N/2 n u liên k t 2 chi u (s ch n), và ế ế ề ố N ẵ D

= N-1 n u lên k t ch m t chi u (s ế ế ỉ ộ ề ố l ) C p c a t t c nút trong m ng vòng là 2 N ẻ ấ ủ ấ ả ạKho ng cách trung bình ( +1)/3, r ng chia ôi (bisection width): 2 ả N độ ộ đ

ni m toán h c cho m t ệ ọ ộ đường th ng k t n i 2 i m ẳ ế ố đ ể

trên m t ộ đường cong)

Vòng s i dây có u i m so v i vòng 2 chi u là nó có ‘c t ng n’ (short cut) ợ ư đ ể ớ ề ắ ắtrong đường d n gi a các nút khác nhau ẫ ữ Đường kính c a vòng s i dây là m t hàm ủ ợ ộ

ph thu c vào s nút trong vòng và ‘ dài’ c a dây Có m t s tuy n cho b n tin t i ụ ộ ố độ ủ ộ ố ế ả ớ

đích, nh ng thu t toán nh tuy n ph c t p h n N u vòng s i có t ng s nút là n thì ư ậ đị ế ứ ạ ơ ế ợ ổ ố

t ng s liên k t là 2n Máy tính song song ILLIAC-IV có m ng k t n i c u trúc vòng ổ ố ế ạ ế ố ấ

s i g m 64 nút, trong ó các s i dây k t n i các c p nút cách xa 9 nút ợ ồ đ ợ ế ố ặ

8 Các c u hình lấ ưới:

Hình 1.16: Vòng a x lý đ ử

Hình 1.17: Vòng s i dây ợ

L i vòng có c u hình g m m t l i vuông 2D và thêm các c nh b xung vòng ướ ấ ồ ộ ướ ạ ổquanh, do ó nó còn đ được g i là Torus hay 2D Torus Trong l i vòng (2D Torus) ọ ướ(hình 1.19b) t t c các nút u có c p = 4 (4 k t n i) và n m trên giao i m c a ấ ả đề ấ độ d ế ố ằ đ ể ủcác đường vòng qu n xung quanh t trên xu ng d i, t ph i sang trái Nó có s nút ít, ấ ừ ố ướ ừ ả ố

b ng thông cao, t ng ă ă được không gian s d ng cho các chip x lý, và vì các vòng là ử ụ ử

th ng nh t nên thu t toán nh tuy n n gi n N u s nút là , là s h ng, là s ố ấ ậ đị ế đơ ả ế ố N n ố ướ p ốnút c a m t chi u l i, thì 2D torus có: ủ ộ ề ướ 2

p p

D= = , kho ng cách ảtrung bình là 1 / 2

ti p các b n tin t m t nút n các nút khác (hình 1.21) ế ả ừ ộ đế

Các nút u cu i ch liên k t v i nhau qua nút trung tâm, do ó chúng có c p đầ ố ỉ ế ớ đ ấ độ

là 1, và s c nút g c làm m ng không th ho t ng N u t ng s nút trong m ng là ự ố ở ố ạ ể ạ độ ế ổ ố ạ

n thì nút g c có c p b ng n-1 Thu t toán nh tuy n n gi n ố ấ độ ằ ậ đị ế đơ ả Để ă t ng s n sàng độ ẵ

c n t ng tin c y và kh n ng ch u l i c a nút trung tâm ầ ă độ ậ ả ă ị ỗ ủ

10 M ng k t n i siêu l p th n chi u (n-dimensional hypercube): ạ ế ố ậ ể ề

Hình 1.20: Vòng 3D

(3D torus) 4x4x4

Hình 1.21: M ng hình sao ạ

Trong siêu l p th , m t nút (hay nh) là 0-D (hay 0-cube), m t ậ ể ộ đỉ ộ đường n i 2 ố

đỉnh là 1D (hay 1-cube), m t m ng vuông n i 4 nút g i là 2D (2-cube), l p th 3 chi u ộ ạ ố ọ ậ ể ề

là 3D (3-cube), và hai 3-cube n i v i nhau g i là 4D (4-cube),v.v ố ớ ọ

C u trúc siêu l p th phù h p v i m t s nhóm bài toán, nh ánh giá các bi n ấ ậ ể ợ ớ ộ ố ư đ ế

đổi Fourier nhanh (FFT: fast Fourier Transforms) Ví d , máy tính ụ được thi t k ế ế ởCaltech (1983) có thêm là Cosmic cube có 64 thành ph n x lý, m i thành ph n x lý ầ ử ỗ ầ ử

có m t b x lý 8086 v i ng x lý 8087 ộ ộ ử ớ đồ ử

11 K t n i ế ố đầ đủy :

Trong k t n i y FCN (full connected network), m i m t nút x lý có liên ế ố đầ đủ ỗ ộ ử

k t v i t t c các nút còn l i Nh v y, s l ng nút t ng thì s l ng liên k t càng ế ớ ấ ả ạ ư ậ ố ượ ă ố ượ ế

t ng nhi u và nhanh (hình 1.23) N u m ng có N nút, thì t ng s liên k t ă ề ế ạ ổ ố ế L = N N( -1)/2

T t c các nút u có c p b ng -1 (b ng 1.3) ấ ả đề ấ độ ằ N ả Đường kính là 1, kho ng cách trung ảbình là 1, r ng chia ôi b ng: độ ộ đ ằ (N/2)2n u ch n, và b ng ế N ẵ ằ ( 2/4)

C u trúc k t n i ấ ế ố động có th ể được xây d ng b ng s d ng các thành ph n ự ằ ử ụ ầchuy n m ch 4-tr ng thái (hình 1.24) ể ạ ạ

M i m t thành ph n chuy n m ch có 2 ỗ ộ ầ ể ạ đường vào và 2 đường ra k t n i v i để ế ố ớcác thành ph n chuy n m ch lân c n T t c 4 ầ ể ạ ậ ấ ả đường (buses) gi ng nhau và có th làm ố ể

vi c nh là các liên k t các b x lý v i nhau (processor-to-processor) hay các thành ệ ư ế ộ ử ớ

ph n x lý v i thành ph n nh (procesor-to-memory) Tr ng thái c a thành ph n ầ ử ớ ầ ớ ạ ủ ầchuy n m ch ể ạ đượ đ ềc i u khi n b i tín hi u C, nó có các tr ng thái: ể ở ệ ạ

• Tr ng thái i thông hay tr c ti p (direct) (hình 1.24a): Zạ đ ự ế 1 = X1, Z2 = X2

• Tr ng thái u chéo (cross) (hình 1.24c) : Zạ đấ 1 = X2, Z2 = X1.

Thành ph n chuy n m ch v i c u trúc cho hình 1.25a là chuy n m ch ầ ể ạ ớ ấ ở ể ạ

bi n ế đổ đượi c s d ng trong các m ng chuy n m ch ch u l i M t c p ghép kênh ử ụ ạ ể ạ ị ỗ ộ ặ(multiplexer) M và tách kênh (demultiplexer) D được thêm vào cho t ng thành ph n ừ ầchuy n m ch S 2x2, và có th ể ạ ể đượ đ ềc i u khi n b qua (hình 1.25b) ho c cho phép ể để ỏ ặ(hình 1.25c) thành ph n chuy n m ch S tham gia vào m ng chuy n m ch ầ ể ạ ạ ể ạ

M ng chuy n m ch trong các h th ng a x lý hi n nay s d ng 3 k thu t ạ ể ạ ệ ố đ ử ệ ử ụ ỹ ậchuy n m ch c b n chuy n các gói tin t ngu n t i ích: Chuy n m ch l u và ể ạ ơ ả để ể ừ ồ ớ đ ể ạ ưchuy n ti p (store-and-forward switching), Chuy n m ch kênh (circuit switching), ể ế ể ạChuy n m ch qua m t c t o (virtual cut-through switching), và nh tuy n l sâu ể ạ ặ ắ ả đị ế ỗ

Hình 1.24: (a): Thành ph n chuy n m ch, (b): i thông (tr c ti p), ầ ể ạ Đ ự ế

(c): Đấu chéo, (d): Qu ng bá trên, (e): Qu ng bá dả ả ưới

(a)

S

C

X1 X2

Z1 Z2

(b)

S

C

X1 X2

Z1 Z2

(c)

S

C

X1 X2

Z1 Z2

(d)

S

C X1

(e)

• Chuy n m ch l u và chuy n ti p là k thu t chuy n m ch gói c i n, trong ể ạ ư ể ế ỹ ậ ể ạ ổ đ ể

đó, khi m t gói n m t nút trung gian, toàn b gói ộ đế ộ ộ đượ ư ở ộ đệc l u b m gói c a nút ủtrung gian Ngay khi kênh ra c a nút trong gian s n sàng thì gói ủ ẵ đượ đẩc y chuy n ti p ể ế

đến nút ti p theo K thu t này n gi n, nh ng có các nh c i m: tr c h t, vi c l u ế ỹ ậ đơ ả ư ượ đ ể ướ ế ệ ư

đệm các gói òi h i ph i b xung b nh m các nút chuy n m ch và chi phí thêm đ ỏ ả ổ ộ ớ đệ ở ể ạ

th i gian l u; th hai, tr b n tin t l v i kho ng cách gi a ngu n và ích, s nút ờ ư ứ ễ ả ỷ ệ ớ ả ữ ồ đ ốtrung gian càng nhi u thì tr càng l n ề ễ ớ

• Trong k thu t chuy n m ch qua m t c t o s d ng ỹ ậ ể ạ ặ ắ ả ử ụ định tuy n l sâu ế ỗ(wormhole routing), trong ó, m t gói đ ộ được chia ra m t s ch di chuy n (flit) M t ộ ố ỗ ể ộflit u d n d n tuy n đầ ẫ ẫ ế đường Vì flit u i theo m t tuy n riêng nên các flit còn l i s đầ đ ộ ế ạ ẽ

đi theo m t ộ đường ng tuy n ó Khi m t kênh c n thi t ang b n và flit u không ố ế đ ộ ầ ế đ ậ đầ

th i ti p, thì nó b khóa cho n khi kênh ể đ ế ị đế được gi i phóng, các flit còn l i ả ạ đượ ưc l u

đệm d c theo tuy n ã thi t l p thay vì ph i lo i b ọ ế đ ế ậ ả ạ ỏ

• Trong chuy n m ch kênh, m t kênh ể ạ ộ được thi t l p gi a ngu n và ích tr c ế ậ ữ ồ đ ướkhi truy n b n tin Ngay khi kênh ề ả được thi t l p, b n tin có th ế ậ ả ể được truy n i mà ề đ

2x2 switching element S

M

D Switch control C

2x2 switching element S

C X

C X

Z

(b) Tr ng thái chuy n ạ ể

m ch S b b qua ạ ị ỏ

không có s c nh tranh nào và th i gian tr th p Kho ng cách gi a ngu n và ích ự ạ ờ ễ ấ ả ữ ồ đkhông nh h ng áng k n tr b n tin trong m ng chuy n m ch kênh ả ưở đ ể đế ễ ả ạ ể ạ

• Trong chuy n m ch qua m t c t o, các gói ể ạ ặ ắ ả đượ ư ởc l u các nút trung gian ch ỉkhi kênh ti p theo ch a s n sàng cho chuy n ti p, n u không, các gói ế ư ẵ ể ế ế được chuy n ti p ể ếngay mà không l u m trung gian Nh v y gi m áng k các tr b n tin ư đệ ư ậ ả đ ể ễ ả

2 M ng chuy n m ch nhi u t ng: ạ ể ạ ề ầ

Hình 1.26 là m t ví d c u trúc k t n i m ng th c t dùng các thành ph n ộ ụ ấ ế ố ạ ự ế ầchuy n m ch S hai u vào và hai u ra và 2 tr ng thái ( i thông và u chéo).ể ạ đầ đầ ạ đ đấ M ng ạ

• Trường h p 1: ch t ng 1 có các chuy n m ch tr ng thái u chéo, các t ng ợ ỉ ầ ể ạ ở ạ đấ ầ

th hai và th ba u có các chuy n m ch tr ng thái i thông (hình 1.27) ứ ứ đề ể ạ ở ạ đ

• Trường h p 2: ch t ng 2 có các chuy n m ch tr ng thái u chéo, t ng th ợ ỉ ầ ể ạ ở ạ đấ ầ ứ

nh t và th ba có các chuy n m ch tr ng thái i thông (hình 1.28).ấ ứ ể ạ ở ạ đ

• Trường h p 3: ch t ng th ba có các chuy n m ch tr ng thái u chéo, ợ ỉ ầ ứ ể ạ ở ạ đấ

các t ng th nh t và th hai tr ng thái i thông (hình 1.29) ầ ứ ấ ứ ở ạ đ

K t n i c a m ng chuy n m ch hình 1.29 c ng là k t n i c a 4 nút x lý nh ế ố ủ ạ ể ạ ở ũ ế ố ủ ử đỉ

v i 4 nút x lý áy c a 3-cube Nh v y, truy n thông song song nh- n- áy c a k t ớ ử đ ủ ư ậ ề đỉ đế đ ủ ế

n i t nh siêu cube có th có ố ĩ ể được m t cách gián ti p trong h th ng 8 b x lý v i ộ ế ệ ố ộ ử ớ

m ng k t n i M ng k t n i có th cho ta t t c các d ng k t n i t nh c a siêu cube ạ ế ố N ạ ế ố N ể ấ ả ạ ế ố ĩ ủ

theo cách s d ng các tr ng thái c a các thành ph n chuy n m ch, nên m ng k t n i N ử ụ ạ ủ ầ ể ạ ạ ế ố

còn g i là m ng k t n i siêu cube gián ti p.ọ ạ ế ố ế

đường dây gi m chi phí ph n c ng và h n ch s chân n i (pin), giá tr k th ng để ả ầ ữ ạ ế ố ố ị ườ

b ng 1 Nh v y, truy n thông qua thành ph n chuy n m ch là tu n t theo bit Hình ằ ư ậ ề ầ ể ạ ầ ự1.30 là ví d m ng chuy n m ch 3 t ng 8x8 omega g m 12 thành ph n chuy n m ch ụ ạ ể ạ ầ ồ ầ ể ạ2x2

Đấu n i nh m ng chuy n m ch omega là ố ư ạ ể ạ đấu n i xáo tr n (shuffle ố ộconnection): xáo tr n v i = 8 (hình 1.31a) và m ng chuy n m ch xáo tr n 1 t ng ộ ớ N ạ ể ạ ộ ầ(hình 1.31b)

Cho r ng các b x lý hình thành các ngu n và các ích c a m ng chuy n ằ ộ ử ồ đ ủ ạ ể

m ch, và kích th c c a m ng chuy n m ch là x , trong ó là s b x lý B i vì ạ ướ ủ ạ ể ạ N N đ N ố ộ ử ởcác b x lý th ng ộ ử ườ được xác nh b ng các a ch nh phân n-bit, nên thu n ti n đị ằ đị ỉ ị để ậ ệ

N=2n Trong các ng d ng a x lý, m ng k t n i ứ ụ đ ử ạ ế ố N được c u hình linh ho t b n ấ ạ để ảtin, hay gói có kích th c c nh ướ ố đị được v n chuy n ng th i gi a t m t cho n /2 ậ ể đồ ờ ữ ừ ộ đế N

c p b x lý Các c p b x lý k t n i v i nhau b t k th i i m nào ặ ộ ử ặ ộ ử ế ố ớ ở ấ ỳ ờ đ ể được xác nh đị

đ ềi u khi n c a m ng linh ho t thi t l p các tr ng thái cho các chuy n m ch áp ng ể ủ ạ ạ ế ậ ạ ể ạ đ ứcác yêu c u k t n i c a các b x lý và duy trì tr ng thái m ng c nh trong kho ng ầ ế ố ủ ộ ử ạ ạ ố đị ả

th i gian các b n tin ờ đủ để ả được v n chuy n n ích Sau ó, logic i u khi n thay ậ ể đế đ đ đ ề ể

đổi tr ng thái m ng cho phù h p v i yêu c u c a các ngu n và ích cho v n chuy n ạ ạ ợ ớ ầ ủ ồ đ ậ ểcác t p h p b n tin ti p theo,v.v… ậ ợ ả ế

3 M ng chuy n m ch ch u l i: ạ ể ạ ị ỗ

Hình 1.32 là m ng chuy n m ch 3 t ng (siêu cube) khi truy n thông bình ạ ể ạ ầ ề

th ng, trong ó ườ đ đường m ch đậ ỉ đường d n t nút x lý 2 n nút x lý 6 ẫ ừ ử đế ử

Hình 1.33 là m t m ng chuy n m nh siêu cube ch u l i (fault-free switching ộ ạ ể ạ ị ỗnetwork) có t ng vào b xung (t ng 0) s d ng các nút chuy n m ch bi n ầ ổ ầ ử ụ ể ạ ế đổi Khi truy n thông bình th ng (không có l i m ng), các các nút chuy n m ch bi n i ề ườ ỗ ạ ể ạ ế đổ ở

t ng 0 b tách kh i m ng, trong khi ó các nút chuy n m ch bi n ầ ị ỏ ạ đ ể ạ ế đổ ở ầi t ng 3 được cho phép m b o ho t ng bình th ng c a m ng chuy n m ch 3 t ng 8x8 (m ng đả ả ạ độ ườ ủ ạ ể ạ ầ ạsiêu cube gián ti p), và c ba t ng m ng 1:3 u ch u m t i u khi n nh tuy n chung ế ả ầ ạ đề ị ộ đ ề ể đị ế

để chuy n thông tin qua m ng ể ạ

Cho r ng l i x y ra m t t ng m nào ó và ằ ỗ ẩ ở ộ ầ đ được xác nh nh m t th t c đị ờ ộ ủ ụchu n oán l i N u là t ng 0 thì không có hành ẩ đ ỗ ế m ầ động động gì x y ra, b i vì các ẩ ởthành ph n chuy n m ch bi n i c a t ng 0 ã b tách kh i m ng N u l i trong m t ầ ể ạ ế đổ ủ ầ đ ị ỏ ạ ế ỗ ở ộ

t ng ra = ầ n log2N (trong m ng 3-cube, ạ N = 8, và = 3 = n log28), thì t ng m b tách kh i ầ ị ỏ

m ng trong khi t ng 0 ạ ầ được cho phép Khi l i x y ra trong b t k m t t ng trung ỗ ẩ ở ấ ỳ ộ ầgian nào (trong ví d này là t ng 1 và 2) thì t ng vào (t ng 0) và t ng ra (t ng n) cùng ụ ầ ầ ầ ầ ầđược cho phép Truy n thông bình th ng t thành ph n x lý 2 n thành ph n x lý ề ườ ừ ầ ử đế ầ ử

6 i qua nút chuy n m ch có đ ể ạ đường vi n tô m t ng 1 (khi ó t ng 0 b tách kh i ề đậ ở ầ đ ầ ị ỏ

m ng) N u l i x y ra nút này thì c t ng t ng 0 và t ng 3 u ạ ế ỗ ẩ ở ả ầ ầ ầ đề được cho phép và đường d n gi a thành ph n x lý 2 và thành ph n x lý 6 ẫ ữ ầ ử ầ ử đượ địc nh tuy n l i b qua ế ạ ỏ

T ng 1 ầ T ng 2 ầ

Hình 1.32: M ng chuy n m ch 3 t ng (siêu cube) ạ ể ạ ầ

v i truy n thông bình thớ ề ường

4 M ng chuy n m ch ạ ể ạ đấu chéo:

Các m ng chuy n m ch ạ ể ạ đấu chéo (crossbar interconnect) được s d ng ph ử ụ ổ

bi n trong c các k t n i off chip và on chip Chúng s d ng các thành ph n chuy n ế ả ế ố ử ụ ầ ể

m ch t i giao i m c a các liên k t d c và ngang (hình 1.34) Các tr ng thái c a các ạ ạ đ ể ủ ế ọ ạ ủthành ph n chuy n m ch ầ ể ạ đượ đ ềc i u khi n áp ng yêu c u k t n i c a t ng c p ể để đ ứ ầ ế ố ủ ừ ặthành ph n x lý và thành ph n nh ầ ử ầ ớ

B ng 1.4: So sánh m t s c u hình m ng k t n i ả ộ ố ấ ạ ế ố động

Networks Delay Cost Blocking Degree of FT

Multiple-bus O(mN) O(m) Yes (m-1)

Fault Switch