Thiết kế và mô phỏng mảng ổ nhớ 6t sram 64bit dùng công nghệ 90nm trên virtuoso cadence

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH ĐỒ ÁN TỐT NGHIỆP NGÀNH CNKT ĐIỆN TỬ VIỄN THÔNG THIẾT KẾ VÀ MÔ PHỎNG MẢNG Ô NHỚ 6T SRAM 64BIT DÙNG CÔNG NGHỆ 90NM TRÊN VIRTUOSO CADENCE GVHD: THS LÊ MINH THÀNH SVTH: NGUYỄN XUÂN HỒNG TRẦN XUÂN TIÊN SKL011196 Tp Hồ Chí Minh, tháng 6/2023 TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO _*** _ ĐỒ ÁN TỐT NGHIỆP THIẾT KẾ VÀ MÔ PHỎNG MẢNG Ô NHỚ 6T SRAM 64BIT DÙNG CÔNG NGHỆ 90NM TRÊN VIRTUOSO CADENCE SVTH: NGUYỄN XUÂN HỒNG MSSV: 19161111 TRẦN XUÂN TIÊN MSSV: 19161172 KHÓA: 2019 NGÀNH CÔNG NGHỆ KỸ THUẬT ĐIỆN TỬ - VIỄN THƠNG GVHD: ThS LÊ MINH THÀNH Tp Hồ Chí Minh, tháng 06 năm 2023 CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc *** Tp Hồ Chí Minh, ngày 02 tháng 03 năm 2023 NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP Họ tên sinh viên 1: Nguyễn Xuân Hồng Họ tên sinh viên 2: Trần Xuân Tiên Ngành: Công nghệ kỹ thuật điện tử - Viễn thông Lớp: 19161CLVT1A, 19161CLVT2B Giảng viên hướng dẫn: ThS Lê Minh Thành Ngày nhận đề tài:02/03/2023 Ngày nộp đề tài: 13/06/2023 MSSV: 19161111 MSSV: 19161172 Tên đề tài: Thiết kế mô mảng ô nhớ 6T Sram 64bit dùng công nghệ 90nm Virtuoso Cadence Các số liệu, tài liệu ban đầu: Kiến thức môn Mạch điện, điện tử bản, VLSI, thiết kế mạch tích hợp số Nội dung thực đề tài: Từ yêu cầu mục tiêu đề ra, người thực “Thiết kế mô mảng ô nhớ 6T Sram 64bit dùng công nghệ 90nm virtuoso cadence” thông qua kịch nhằm làm rõ thiết kế hệ thống thông qua 6T Sram để thiết kế lên nhớ Sram hồn chỉnh đầy đủ gồm mạch mạch nạp trước, mạch khuếch đại cảm nhận, mạch điều khiển cho phép đọc/ghi, mạch ghi liệu giải mã Quan sát kết mô dạng sóng Từ người thực đưa kết luận ưu điểm, hạn chế hệ thống đề hướng phát triển đề tài TRƯỞNG NGÀNH GIẢNG VIÊN HƯỚNG DẪN i LỜI CẢM ƠN Trước tiên với tình cảm sâu sắc chân thành cho phép sinh viên thực bày tỏ lòng biết ơn đến trường Đại học Sư Phạm Kỹ Thuật thành phố Hồ Chí Minh, khoa Đào tạo chất lượng cao tạo điều kiện cần thiết để sinh viên thực hoàn thành đề tài lần Sinh viên thực xin gửi lời cảm ơn sâu sắc đến Th.S Lê Minh Thành người trực tiếp hướng dẫn sinh viên thực đề tài Trong thời gian thực đồ án, từ ngày bắt đầu chọn đề tài lúc hoàn thành đồ án, sinh viên thực nhận quan tâm, hướng dẫn, góp ý tận tình thầy Qua đó, làm cho trình thực đồ án thuận lợi hoàn thành tiến độ Xin gửi lời cảm ơn chân thành đến tất quý thầy cô trường Đại học Sư Phạm Kỹ Thuật thành phố Hồ Chí Minh truyền đạt, trang bị kiến thức quý giá, tảng vững để sinh viên thực vận dụng vào việc học tập nghiên cứu Với thời gian kinh nghiệm hạn chế, đồ án không tránh thiếu sót Sinh viên thực mong muốn nhận đóng góp q thầy để hồn thiện, phát triển đề tài tương lai ii TÓM TẮT Trong thời đại cơng nghệ số hố phát triển nay, ngành vi mạch bán dẫn quan tâm phát triển công nghệ chế tạo LSI VLSI CMOS thống trị công nghệ sản xuất vi mạch tích hợp IC Cơng nghệ có độ tin cậy cao, dễ sản xuất, cơng suất tiêu thụ thấp quan trọng việc tích hợp nhiều phần tử với độ thu nhỏ tối đa mà đạt hiệu suất hoạt động đến mức kinh ngạc Để hệ thống hoạt động ổn định thực đa chức việc thiết kế nhớ lưu trữ phần quan trọng cần tập trung phát triển, nhớ có chức lưu trữ lệnh liệu xử lý liệu cần hệ thống hoạt động Chính để nắm bắt hiểu rõ cấu tạo, chức nhớ nhóm sinh viên thực thiết kế mảng nhớ SRAM 64bit có đầy đủ mạch chức bao gồm thành phần: giải mã, điều khiển, mạch nạp trước, mạch đọc liệu, mạch ghi liệu thành phần cốt lõi nhớ 6T SRAM Sau thực cấp phát liệu cách tạo nhiều trường hợp mơ phân tích hoạt động đọc/ghi biểu đồ thời gian, tính tốn độ trễ, đồng thời tính cơng suất ô nhớ Cuối sinh viên thực layout thành phần chức nhớ, sau ghép mảng nhớ với để hồn thành mảng ô nhớ SRAM 64 bit iii MỤC LỤC NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP i LỜI CẢM ƠN ii TÓM TẮT iii MỤC LỤC iv DANH MỤC CÁC CHỮ VIẾT TẮT vi DANH MỤC CÁC BIỂU ĐỒ VÀ HÌNH ẢNH vii DANH MỤC BẢNG x CHƯƠNG 1: TỔNG QUAN 1.1 TÌNH HÌNH NGHIÊN CỨU 1.2 MỤC TIÊU CỦA ĐỀ TÀI 1.3 GIỚI HẠN CỦA ĐỀ TÀI 1.4 BỐ CỤC CỦA ĐỀ TÀI CHƯƠNG 2: CƠ SỞ LÝ THUYẾT 2.1 TỔNG QUAN VỀ BỘ BÁN DẪN 2.2 THÀNH PHẦN CỦA SRAM 2.2.1 Khối mảng ô nhớ 2.2.2 Khối I/O 2.2.3 Khối điều khiển 2.2.4 Khối giải mã 2.3 HOẠT ĐỘNG ĐỌC/GHI CỦA Ô NHỚ 6T SRAM 2.3.1 Đọc liệu 2.3.2 Ghi liệu 10 2.4 ĐỘ TRỄ TÍN HIỆU VÀ CƠNG SUẤT TIÊU THỤ 11 2.4.1 Độ trễ tín hiệu 11 2.4.2 Công suất tiêu thụ 12 CHƯƠNG 3: THIẾT KẾ HỆ THỐNG 13 3.1 YÊU CẦU CỦA HỆ THỐNG 13 3.2 THIẾT KẾ HỆ THỐNG 13 3.2.1 Thiết kế sơ đồ khối hệ thống ô nhớ 6T SRAM bit 13 iv 3.2.1.1 Khối mạch điều khiển 14 3.2.1.2 Khối ghi liệu 15 3.2.1.3 Khối nạp trước 17 3.2.1.4 Khối khuếch đại cảm nhận 18 3.2.2 Thiết kế sơ đồ khối hệ thống mảng ô nhớ 6T SRAM 64 bit 19 3.2.2.1 Khối giải mã 19 3.2.2.2 Mảng ô nhớ Sram 6T SRAM 8x8 21 3.2.3 Thiết kế ô nhớ 6T SRAM bit 22 3.2.4 Thiết kế mảng ô nhớ 6T SRAM 64 bit 23 CHƯƠNG 4: KẾT QUẢ 24 4.1 MÔ PHỎNG VÀ LAYOUT CỦA KHỐI GIẢI MÃ SANG 24 4.2 MÔ PHỎNG VÀ LAYOUT CỦA KHỐI ĐIỀU KHIỂN 29 4.2.1 Mạch điều khiển cho phép đọc/ghi liệu 29 4.2.2 Mạch nạp trước 34 4.2.3 Mạch đệm 36 4.2.4 Mạch khuếch đại cảm nhận 39 4.2.5 Mạch ghi liệu 41 4.3 MÔ PHỎNG VÀ LAYOUT MẠCH 6T SRAM 43 4.4 MÔ PHỎNG VÀ LAYOUT TRONG Ô NHỚ 47 4.4.1 Đọc liệu 47 4.4.2 Ghi liệu 52 4.5 MÔ PHỎNG VÀ LAYOUT CỦA Ô NHỚ 6T SRAM 1BIT 56 4.6 MÔ PHỎNG VÀ LAYOUT CỦA MẢNG Ô NHỚ 6T SRAM 64 BIT 60 CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 63 5.1 KẾT LUẬN 63 5.2 HƯỚNG PHÁT TRIỂN 63 TÀI LIỆU THAM KHẢO 64 v DANH MỤC CÁC CHỮ VIẾT TẮT 4T Transistors 6T Transistors 8T Transistors ADE Analog Design Environment BJT Bipolar Junction Transistor BL Bit Line BLB Bit Line Bar CMOS Complementary Metal-Oxide-Semiconductor DRAM Dynamic random-access memory DRC Design Rule Check GUI Graphical User Interface I/O Input/Output IC Integrated Circuit LSI Large-scale integration LVS Layout Versus Schematic MOSFET Metal-Oxide-Semiconductor Field Effect Transistors NMOS N-type metal-oxide-semiconductor logic PMOS P-type metal-oxide-semiconductor logic PROM Programmable Read-Only Memory RAM Random Access Memory ROM Read Only Memory SRAM Static random-access memory TSMC Taiwan Semiconductor Manufacturing Co., Ltd VLSI Very-large-scale integration WL Word Line vi DANH MỤC CÁC BIỂU ĐỒ VÀ HÌNH ẢNH Hình 2.1: Bộ nhớ bán dẫn có cấu trúc đầy đủ [4] Hình 2.2: Cấu trúc nhớ phân cấp [4] Hình 2.3: Phân cấp cho nhớ Hình 2.4: Cấu trúc 6T SRAM Hình 2.5: Cấu trúc chi tiết 6T SRAM Hình 2.6: Hoạt động đọc 6T SRAM Hình 2.7: Hoạt động ghi 6T SRAM 10 Hình 2.8: Thời gian trễ lan truyền thời gian chuyển cạnh lên/xuống 11 Hình 3.1: Sơ đồ khối hệ thống ô nhớ 6T SRAM bit 14 Hình 3.2: Sơ đồ khối điều khiển cho phép đọc/ghi liệu 14 Hình 3.3: Sơ đồ nguyên lý mạch điều khiển 15 Hình 3.4: Sơ đồ khối mạch ghi liệu 15 Hình 3.5: Sơ đồ nguyên lý mạch ghi liệu 16 Hình 3.6: Sơ đồ nguyên lý mạch đệm 16 Hình 3.7: Sơ đồ khối mạch nạp trước 17 Hình 3.8: Sơ đồ nguyên lý mạch nạp trước 17 Hình 3.9: Sơ đồ khối mạch khuếch đại cảm nhận 18 Hình 3.10: Sơ đồ nguyên lý mạch khuếch đại cảm nhận 18 Hình 3.11: Sơ đồ khối mảng nhớ 6T SRAM 64 bit 19 Hình 3.12: Sơ đồ khối giải mã sang 20 Hình 3.13: Sơ đồ nguyên lý giải mã sang 20 Hình 3.14: Sơ đồ khối mảng ô nhớ 6T SRAM 8x8 21 Hình 3.15: Sơ đồ ngun lý nhớ 6T sram bit hoàn chỉnh 22 Hình 3.16: Sơ đồ mạch nguyên lý mảng ô nhớ 6T Sram 64 bit 23 Hình 4.1: Schematic giải mã sang 24 Hình 4.2: Sơ đồ mạch nguyên lý giải mã sang kiểm tra 25 Hình 4.3: Mơ hoạt động giải mã sang 26 Hình 4.4: Tính tốn cơng suất trung bình mạch giải mã sang 27 Hình 4.5: Layout mạch giải mã sang 27 Hình 4.6: Kiểm tra DRC giải mã sang lỗi 28 Hình 4.7: Kiểm tra LVS giải mã sang khơng có lỗi 29 Hình 4.8: Diện tích layout khối giải mã sang 29 Hình 4.9: Mạch nguyên lý mạch điều khiển đọc/ghi liệu 30 Hình 4.10: Sơ đồ mạch nguyên lý mạch điều khiển cho phép đọc/ghi 30 Hình 4.11: Mơ hoạt động mạch điều khiển cho phép đọc/ghi 31 vii Hình 4.12: Layout mạch điều khiển cho phép đọc/ghi 32 Hình 4.13: Kiểm tra DRC khơng có lỗi mạch điều khiển cho phép đọc/ghi 32 Hình 4.14: Kiểm tra LVS khơng có lỗi mạch điều khiển cho phép đọc/ghi 33 Hình 4.15: Diện tích layout mạch điều khiển cho phép đọc/ghi 33 Hình 4.16: Sơ đồ mạch nguyên lý mạch nạp trước 34 Hình 4.17: Sơ đồ mạch nguyên lý mạch nạp trước kiểm tra 34 Hình 4.18: Mơ hoạt động mạch nạp trước 35 Hình 4.19: Layout mạch nạp trước 35 Hình 4.20: Diện tích layout mạch nạp trước 36 Hình 4.21: Sơ đồ mạch nguyên lý mạch đệm 36 Hình 4.22: Sơ đồ mạch nguyên lý mạch đệm 37 Hình 4.23: Mơ hoạt động mạch đệm 37 Hình 4.24: Layout mạch đệm 38 Hình 4.25: Diện tích layout mạch đệm 38 Hình 4.26: Sơ đồ nguyên lý mạch ghép kênh sang 39 Hình 4.27: Sơ đồ mạch nguyên lý mạch khuếch đại cảm nhận 39 Hình 4.28: Layout mạch khuếch đại cảm nhận 40 Hình 4.29: Diện tích layout mạch khuếch đại cảm nhận 40 Hình 4.30: Sơ đồ nguyên lý mạch ghi liệu 41 Hình 4.31: Layout mạch ghi liệu 42 Hình 4.32: Diện tích layout mạch ghi liệu 42 Hình 4.33: Sơ đồ nguyên lý mạch 6T SRAM 43 Hình 4.34: Sơ đồ nguyên lý mạch 6T SRAM kiểm tra 43 Hình 4.35: Mơ dạng sóng hoạt động 6T SRAM 44 Hình 4.36: Độ trễ cạnh lên 6T SRAM 44 Hình 4.37: Độ trễ cạnh xuống 6T SRAM 45 Hình 4.38: Mơ dạng sóng cơng suất tiêu thụ 45 Hình 4.39: Cơng suất trung bình đạt mạch 6T SRAM 46 Hình 4.40: Layout mạch 6T SRAM 46 Hình 4.41: Diện tích layout mạch 6T SRAM 47 Hình 4.42: Sơ đồ nguyên lý mạch khuếch đại cảm nhận 48 Hình 4.43: Sơ đồ nguyên lý mạch khuếch đại cảm nhận kiểm tra hoạt động 48 Hình 4.44: Mơ dạng sóng hoạt động mạch đọc liệu 49 Hình 4.45: Độ trễ cạnh lên đọc liệu 49 Hình 4.46: Độ trễ cạnh xuống đọc liệu 50 Hình 4.47: Cơng suất tiêu thụ mạch đọc liệu 50 Hình 4.48: Cơng suất trung bình mạch đọc liệu 51 Hình 4.49: Layout mạch đọc liệu 51 Hình 4.50: Diện tích layout mạch đọc liệu 52 Hình 4.51: Sơ đồ nguyên lý mạch ghi liệu 53 viii Trong mạch layout người thực vẽ mạch đường dây metal ( xanh, đỏ) via kết nối với qua lớp metal Trong mạch layout có quy tắc khoảng cách via lớp metal với khoảng cách 0.12um Về mặt cơng suất người thực thấy cơng suất tiêu hao lớn phần layout chưa tối ưu nhiều khoảng trống layout Trong trình đo tỷ lệ đo có chút sai số khơng thể hồn tồn người thực đo khung viền bên khối layout mà người thực đóng khung Như hình 4.50 cho thấy diện tích đạt sau tối ưu khối layout dài rộng 20.38x17.43 Hình 4.50: Diện tích layout mạch đọc liệu 4.4.2 Ghi liệu Để ghi liệu kiểm tra liệu ghi người thực thiết lập với giá trị giả sử cung cấp từ nguồn có sẵn phần mềm Cadence để đánh giá chức hoạt động độ xác ghi liệu vào nhớ Hình 4.51 mạch ghi liệu cấp nguồn để mô Khi ngõ vào cho phép đọc ghi We = “0” cho phép đọc liệu ô nhớ We = “1” cho phép ghi liệu Din vào ô nhớ Khi cho phép ghi ta có trường hợp: ghi “0” ghi “1” 52 Hình 4.51: Sơ đồ nguyên lý mạch ghi liệu ● Trường hợp ghi “0”: Din mức “0” qua cổng NOT thành “1” AND với mức cổng cho phép ghi kích hoạt NMOS để kéo BL xuống mức “0” dẫn đến liệu Q mức “0” ● Trường hợp ghi “1”: Din mức “1” qua cổng NOT thành “0” đường lại mức “1” sau AND với mức cổng cho phép ghi kích hoạt NMOS để kéo BLB xuống mức “0” dẫn đến liệu Q_bar mức “0” Q mức “1” ● Hình 4.52 cho thấy dạng sóng hoạt động mạch ghi liệu ghi trường hợp “0” “1” 53 Hình 4.52: Mơ dạng sóng mạch ghi liệu Với biểu đồ thời gian miêu tả hoạt động mạch ghi người thực thấy có trường hợp mô We = We = 1, We = trường hợp ghi liệu không cho phép, lúc liệu giữ lại mức ban đầu khơng thay đổi có data “1” ghi vào, thay đổi tín hiệu cho phép We = lúc nhớ sẵn sàng cho phép ghi liệu vào, người thực thấy mức liệu Din cấp vào lưu vào ô nhớ biểu thị xem xét vị trí Q nhớ Với sơ đồ dạng sóng người thực bắt đầu tính độ trễ cạnh lên cạnh xuống có ngõ vào tác động làm thay đổi giá trị Người thực tiến hành tính tốn độ trễ giá trị hình 4.53 4.54 tín hiệu thay đổi cơng thức 2.1 TPD = ( (TPLH / 2) + (TPHL / 2) ) = ((126.7884ps / 2) + (72.76873ps / 2)) = 99.77856ps Như với liệu ghi vào ô nhớ tín hiệu điều khiển tín hiệu thay đổi trang thái bị trễ khoảng 99.77856ps 54 Hình 4.53: Độ trễ cạnh lên mạch ghi liệu Hình 4.54: Độ trễ cạnh xuống mạch ghi liệu Sau mơ dạng sóng mạch với bảng trạng thái người thực tiếp tục tính tốn cơng suất trung bình dựa vào cơng thức 2.4 ta kết hình 4.55 Cơng suất trung bình đạt P = 1.04338uW P = 1.04338E6 W Hình 4.55: Mơ dạng sóng cơng suất mạch ghi liệu 55 Hình 4.56: Tính tốn cơng suất trung bình mạch ghi liệu 4.5 MÔ PHỎNG VÀ LAYOUT CỦA Ô NHỚ 6T SRAM 1BIT Hình 4.57 người thực thiết kế ô nhớ dựa khối mạch thiết kế phần Sau kiểm tra hoạt động đọc/ghi khối người thực ghép đầy đủ khối lại với để tạo lên bit ô nhớ SRAM Một ô nhớ SRAM gồm mạch mạch nạp trước, mạch đặc trưng 6T SRAM, mạch điều khiển cho phép đọc/ghi, mạch khuếch đại cảm nhận mạch ghi liệu 56 Hình 4.57: Mạch nguyên lý nhớ Sram 64bit Như hình 4.58 dạng sóng mô cho thấy hoạt động ô nhớ Sram 64bit Hình 4.58: Mơ dạng sóng ô nhớ Sram 64bit 57 Sau mô dạng sóng mạch với bảng trạng thái người thực tiếp tục tính tốn cơng suất trung bình dựa vào công thức 2.4 ta kết hình 4.59 Cơng suất trung bình đạt P = 78.2E-6W Hình 4.59: Tính tốn cơng suất trung bình mạch ô nhớ 6T Sram 64bit Sau hoàn chỉnh mạch nguyên lý kiểm tra chức xác, người thực tiếp tục Layout hình 4.60 Trong mạch layout người thực vẽ mạch đường dây metal ( xanh, đỏ) via kết nối với qua lớp metal Trong mạch layout có quy tắc khoảng cách via lớp metal với khoảng cách 0.12um Về mặt cơng suất người thực thấy công suất tiêu hao lớn phần layout chưa tối ưu nhiều khoảng trống layout 58 Hình 4.60: Layout mạch nhớ 6T Sram 64bit Trong trình đo tỷ lệ đo có chút sai số khơng thể hoàn toàn người thực đo khung viền bên ngồi khối layout mà người thực đóng khung Như hình 4.61 cho thấy diện tích đạt sau tối ưu khối layout dài rộng 33.620x33.489 Hình 4.61: Diện tích layout mạch ô nhớ 6T Sram 64bit 59 4.6 MÔ PHỎNG VÀ LAYOUT CỦA MẢNG Ô NHỚ 6T SRAM 64 BIT Sau q trình thiết kế SRAM nhớ người thực tiến hành ghép khối 6T SRAM thành mảng ô nhớ 6T để tạo thành 64bit với cách mắc ô nhớ 6T song song thành hàng cột để tạo lên mảng ô nhớ 6T SRAM 64bit Người thực dùng giải mã để giải mã địa vào cho ô nhớ 6T để nhớ hoạt động đọc/ghi liệu vào Người thực dùng giải mã 8bit địa tới WL ô nhớ 6T WL = lúc đường WL cấp mức đường địa vào ghi lên ô nhớ ngõ Q đọc ghi trạng thái Như hình 4.62 mạch nguyên lý thiết kế để mô hoạt động đọc/ghi mảng ô nhớ 6T SRAM 64bit Hình 4.62: Mạch ngun lý mảng nhớ 6T Sram 64bit Hình 4.63 dạng sóng mơ cho thấy cấp giải mã vào tín hiệu ngõ nhận đường địa tương ứng Khi WL =1 lúc đường BL BLB cấp tín hiệu ta thấy quan sát ngõ Q Q_bar tương ứng với đường BL BLB 60 Hình 4.63: Mơ dạng sóng hoạt động mảng nhớ 6T Sram 64bit Hình 4.64 sinh viên thực cho thấy cơng suất trung bình hoạt động mảng nhớ 6T Sram 64bit Cơng suất trung bình đạt P = 5.559E-12 W Hình 4.64: Tính tốn cơng suất trung bình mảng nhớ 6T Sram 64bit Sau hoàn chỉnh mạch nguyên lý kiểm tra chức xác, người thực tiếp tục Layout hình 4.65 Trong mạch layout người thực vẽ mạch đường dây metal ( xanh, đỏ) via kết nối với qua lớp metal Trong mạch layout có quy tắc khoảng cách via lớp metal với khoảng cách 0.12um Về mặt cơng suất người thực thấy công suất tiêu hao lớn phần layout chưa tối ưu nhiều khoảng trống layout 61 Hình 4.65: Layout mảng nhớ 6T Sram 64bit Sau trình kiểm tra DRC LVS sau người thực tiến hành đo kích thước dài rộng khối layout tối ưu để tính diện tích khối layout đạt Thì trình đo tỷ lệ đo có chút sai số khơng thể hồn tồn người thực đo khung viền bên khối layout mà người thực đóng khung Như hình 4.66 cho thấy diện tích đạt sau tối ưu khối layout dài rộng 91.55x117.42 Hình 4.66: Diện tích layout mảng ô nhớ 6T Sram 64bit 62 CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 5.1 KẾT LUẬN Mảng ô nhớ 6T SRAM 64 bit dùng công nghệ 90nm thiết kế công cụ Cadence Bộ nhớ thiết kế chiếm dung lượng so với flip flop, mảng SRAM hoàn chỉnh bao gồm thành phần tạo nên như: ô nhớ 6T, mạch điều khiển đọc/ghi, mạch sạc trước, mạch khuếch đại cảm nhận, giải mã sang Mạch thiết kế cho khả lưu trữ 64 bit Bộ giải mã giải mã sang thực để chọn dịng WL mảng nhớ Bộ khuếch đại cảm nhận mạch điều khiển ghi thiết kế phù hợp với yêu cầu mạch Mạch thiết kế hoạt động tốt với điện áp cấp từ 0V đến 1.2V, việc thực kiểm tra lỗi DRC tính tương thích LVS thực cho tất thành phần mạch, việc tối ưu hố diện tích khối tương ứng thực tương tự cho khối Bên cạnh việc tính tốn giá trị cơng suất hoạt động độ trễ 5.2 HƯỚNG PHÁT TRIỂN Sinh viên thực dự định thiết kế chi tiết mảng ô nhớ 6T SRAM với dung lượng lên đến 32kB 64KB với cơng cụ Tool Skill Cadence Nó biên dịch tạo bố cục tự động cho mảng ô nhớ 6T SRAM, biên dịch tạo bố cục cho SRAM dựa kích thước SRAM định người dùng nhập vào Trình biên dịch cịn tích hợp để thiết kế tối ưu thiết kế mạch nguyên lý bố cục layout Sinh viên thực hướng đến việc tối ưu công suất tốc độ đọc/ghi SRAM thiết kế tương lai để tạo phơi có tính ứng dụng cao 63 TÀI LIỆU THAM KHẢO Tiếng Việt [1] Lê Bình Sơn, Bùi Trọng Tú, Võ Thanh Trí, "Thiết kế nhớ SRAM 32KB kết hợp kỹ thuật dự trữ hàng cột", Tạp chí khoa học cơng nghệ đại học Đà Nẵng, vol 5, no 05/05/2015, pp 161-165, 2015 [2] Nguyễn Duy Thơng, Phạm Văn Khoa, "Phân tích hiệu thiết kế SRAM công nghệ TSMC 90nm CMOS", Tạp chí khoa học cơng nghệ - Đại học Đà Nẵng, vol 20, no 10/01/2022, pp 26-31, 2021 [3] Phạm Thanh Huyền, Đào Thanh Toàn, "Design and simulation of organic CMOS 6T - SRAM with variable threshold voltage", Tạp chí nghiên cứu Khoa học Cơng nghệ quân sự, vol 50, no 08/2017, pp 30-35, 03/2017 [4] Trần Bảo Đồng, "Tổng Quan Về Bộ Nhớ Bán Dẫn Qui Trình Thiết Kế SoC", Tran Long, HCM, 15/01/2010 [5] Nguyễn Thị Ngọc Vinh, Bài giảng Kiến trúc máy tính Hệ điều hành, Hà Nội: Nguyễn Thị Ngọc Vinh, 2013 Tiếng Anh [6] Abinaya M, Devipriya S, Arul R, Devasenapathi C, "Comparative Analysis of 16 bit SRAM using various SRAM cells in 45nm CMOS technology", Journal of Information and Computational Science, vol 9, no 01/2019, pp 123-133 [7] Praveen K N, Dr B G Shivaleelavathi, "SRAM Memory Layout Design in 180nm Technology", International Journal of Engineering Research & Technology, vol 4, no 08/2015, pp 827-831 [8] M Aldacher, "Design of an 8x8 SRAM Array in 65nm technology", Department of Electrical Engineering, San Jose State University, San Jose, Vols CA-95112, no 10/2016, pp 1-5 [9] Satyendra Kumar, Kaushik Saha and Hariom Gupta, "Run Time Write Detection in SRAM", Jaypee Institute of Information Technology, no 10/2022, pp 328-333, 7/2015 64 [10] I C Cadence Design Systems, Reference Manual For Generic 90nm Salicide 1.2V/2.5V 1P 9M Process Design Kit (PDK), Cadence, 4/112008 [11] C D Systems, GPDK 90nm Mixed Signal Process Spec, Cadence Design Systems, Aug 11, 2006 [12] Neil H E Weste and David Money Harris, CMOS VLSI Design A Circuits and Systems Perspective, United States of America: Edwards Brothers, 2011 [13] C A Kumar, B K Madhavi and K Lalkishore, "Performance analysis of low power 6T SRAM cell in 180nm and 90nm," 2016 2nd International Conference on Advances in Electrical, Electronics, Information, Communication and BioInformatics (AEEICB), Chennai, India, 2016, pp 351-357 65