Thiết kế mạch mạch giao tiếp spi ứng dụng flip flop công suất thấp bằng cách áp dụng kỹ thuật power gating

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH CƠNG TRÌNH NGHIÊN CỨU KHOA HỌC CỦA SINH VIÊN THIẾT KẾ MẠCH GIAO TIẾP SPI ỨNG DỤNG FLIP FLOP CÔNG SUẤT THẤP BẰNG CÁCH ÁP DỤNG KỸ THUẬT POWER GATING MÃ SỐ: SV2022-176 CHỦ NHIỆM ĐỀ TÀI: NGUYỄN ĐỨC ANH SKC 0 1 Tp Hồ Chí Minh, tháng 10/2022 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐH SƯ PHẠM KỸ THUẬT TPHCM BÁO CÁO TỔNG KẾT ĐỀ TÀI NGHIÊN CỨU KHOA HỌC CỦA SINH VIÊN THIẾT KẾ MẠCH GIAO TIẾP SPI ỨNG DỤNG FLIP FLOP CÔNG SUẤT THẤP BẰNG CÁCH ÁP DỤNG KỸ THUẬT POWER GATING SV2022-176 Thuộc nhóm ngành khoa học: Kỹ Thuật Máy Tính SV thực hiện: Nguyễn Đức Anh Nguyễn Quang Trường Nam, Nữ: Nam Nam, Nữ: Nam Dân tộc: Kinh Lớp, khoa: 18119CLA, khoa Chất Lượng Cao Năm thứ: Ngành học: Kỹ Thuật Máy Tính Người hướng dẫn: PGS TS Võ Minh Huân TP Hồ Chí Minh, 10/2022 /Số năm đào tạo: Mục Lục MỞ ĐẦU 1 Tổng quan tình hình Tính cấp thiết đề tài Phương pháp nghiên cứu, phạm vi nghiên cứu Mục tiêu đề tài Chương 1: Cơ Sở Lý Thuyết 1.1 Flip Flop D truyền thống 1.2 SSAFF flip flop 1.3 Flip Flop Dịch hai chiều 1.4 Flip Flop SSAFF Dịch hai chiều 1.5 Giao tiếp Serial Peripheral Interface (SPI) 10 Chương 2: Thiết Kế Mơ Hình 12 2.1 Thiết kế tổng quan 12 2.2 Kiến trúc SPI truyền thống 13 c Thanh ghi dịch hai chiều khối slave 15 d Bộ phân kênh 16 e khối Master 17 2.3 Kiến trúc đề xuất 17 a Power gating cho flip flop SSAFF 17 b Power gating cho flip flop SSAFF hai chiều 19 d Đáp ứng thời gian flip flop SSAFF 25 e Khối tạo xung 26 g Thanh ghi dịch chiều 31 h Khối master 32 i Khối slave 34 Chương 3: Kết Quả 36 Kết Luận Và Kiến Nghị 44 Tài Liệu Tham Khảo 45 Mục Lục Hình Ảnh Hình 1: Flip Flop D truyền thống [9] Hình 2: Mạch flip flop D tương đương [10] Hình 3: SSAFF tích cực cạnh lên Hình 4: SSAFF tích cực cạnh xuống Hình 5: Flip Flop Dịch hai chiều Hình 6: SSAFF dịch hai chiều Hình 7: Giao tiếp SPI 10 Hình 8: Hoạt động SPI 11 Hình 9: Sơ đồ khối tổng quan 12 Hình 10: Khối tạo xung mạch truyền thống 13 Hình 11: Dạng sóng tạo xung truyền thống 14 Hình 12: Thanh ghi dịch hai chiều kiến trúc truyền thống 14 Hình 13: Dạng sóng ghi dịch hai chiều kiến trúc truyền thống 15 Hình 14: Bộ ghép kênh 15 Hình 15: Bộ phân kênh 16 Hình 16: Dạng sóng master kiến trúc truyền thống 17 Hình 17: Power gating SSAFF 18 Hình 18: Power gating cho flip flop hai chiều 20 Hình 19: hoạt động transistor trình ghi 21 Hình 20 : Tỷ lệ độ rộng kênh dẫn ảnh hưởng tới điện áp Q 22 Hình 21: Tỷ lệ độ rộng kênh dẫn ảnh hưởng tới điện áp QB 22 Hình 22: hoạt động ghi mức flip flop với kích thước Wn/Wp 1/1 24 Hình 23: setup time bên trái hold bên trái flip flop SSAFF 25 Hình 24: tín hiệu Mạch dịch bits 26 Hình 25: Bộ tạo xung 27 Hình 26: Tạo xung SCK từ ENCLK 28 Hình 27: Dạng sóng tạo xung 28 Hình 28: Sơ đồ kết nối Thanh ghi dịch hai chiều 29 Hình 29: Thanh ghi hai chiều bits 29 Hình 30: Dạng sóng ghi dịch hai chiều 30 Hình 31: Thanh ghi dịch chiều công suất thấp 31 Hình 32: Dạng sóng ghi dịch chiều 31 Hình 33: khối master kiến trúc công suất thấp 32 Hình 34: Dạng sóng master kiến trúc công suất thấp 33 Hình 35: khối Slave kiến trúc cơng suất thấp 34 Hình 36: Bộ giao tiếp SPI 37 Hình 37: Dạng sóng tạo xung theo mơ 38 Hình 38: Dạng sóng master kiến trúc cơng suất thấp 38 Hình 39: Dạng sóng master kiến trúc truyền thống 39 Hình 40: Mơ trình giao tiếp 40 Hình 41: So sánh cơng suất hai kiến trúc trúc theo chu kỳ tăng dần 43 Hình 42: Bộ dịch 10 bits 46 Hình 43: ghi dịch hai chiều 46 Hình 44: ghi hai chiều 46 Hình 45: Thanh ghi dịch chiều 46 Hình 46: khối master 46 Hình 47: khối slave 46 Mục Lục Bảng Bảng 1: Bảng trạng thái flip flop D Bảng 2: thời gian trễ (delay) flip flop SSAFF ghi liệu theo kích thước chiều rộng NMOS PMOS (ps) 23 Bảng 3: So sánh số lượng CMOS hai kiến trúc 41 Bảng 4: So sánh công suất hai kiến trúc chu kỳ 40ns 42 Danh Mục Từ Viết Tắt SSAFF Static differential sense amplifier flip flop CLK Clock pulse D Data DP Data paralell DS Data serial EN Enable MISO Master in slave out MOSI Master out slave in MTCMOS Multi-threshold CMOS SL Select SPI Serial Peripheral Interface VDD Voltage Drain Drain VSS Voltage Source Source BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐH SƯ PHẠM KỸ THUẬT TPHCM THÔNG TIN KẾT QUẢ NGHIÊN CỨU CỦA ĐỀ TÀI Thông tin chung: - Tên đề tài: Thiết kế vi mạch số đề xuất - Chủ nhiệm đề tài: Nguyễn Đức Anh Mã số SV: 18119003 - Lớp: 18119CLA Khoa: Chất Lượng Cao - Thành viên đề tài: Stt Họ tên MSSV Lớp Khoa Nguyễn Quang Trường 18119050 18119CLA Chất Lượng Cao - Người hướng dẫn: PGS.TS.Vo Minh Huan Mục tiêu đề tài: Thiết kế mạch tiêu thụ đề xuất nhằm giảm cơng suất rị cho mạch bất đồng chế độ lưu trữ liệu, nhằm không làm liệu mạch ngủ áp dụng kỹ thuật Power Gating Tính sáng tạo: Cải tiến kiến trúc flip flop nhằm thực power gating lên mà khơng liệu Kết nghiên cứu: Báo cáo phân tích chương trình máy tính Đóng góp mặt giáo dục đào tạo, kinh tế - xã hội, an ninh, quốc phòng khả áp dụng đề tài: Đóng góp vào việc tạo nhớ lưu trữ liệu digital Điện tiêu thụ kích thước nhỏ nên trọng lượng vi mạch nhỏ giúp việc sản xuất vi mạch không tốn nhiều thời gian chi phí Cơng bố khoa học SV từ kết nghiên cứu đề tài (ghi rõ tên tạp chí có) nhận xét, đánh giá sở áp dụng kết nghiên cứu (nếu có): Ngày tháng năm SV chịu trách nhiệm thực đề tài (kí, họ tên) Nhận xét người hướng dẫn đóng góp khoa học SV thực đề tài (phần người hướng dẫn ghi): Ngày tháng năm Người hướng dẫn (kí, họ tên) MỞ ĐẦU Tổng quan tình hình Cơng nghệ bus giao diện ngoại vi nối tiếp (SPI) tiêu chuẩn liệu giao tiếp song công, đồng nối tiếp giao tiếp liệu nhiều vi xử lý, vi điều khiển thiết bị ngoại vi Giao tiếp SPI chiếm bốn dây chân chip, giúp tiết kiệm ngõ vào chip, tiết kiệm không gian thuận tiện cho việc bố trí IP khác Vì tính đơn giản dễ sử dụng này, ngày có nhiều chip tích hợp giao thức thông tin điện tử Những ưu điểm làm cho bus SPI sử dụng rộng rãi giao tiếp Giao tiếp SPI chủ yếu hoạt động theo hai chế độ ghi dịch hai chiều song song nối tiếp, với tính chất điểm có chế độ hoạt động song song nối tiếp công suất tiêu thụ bao gồm hai chế độ đặc tính flip flop truyền thống Với ý tưởng ngắt phần công suất tiêu thụ chế độ hoạt động, Chúng áp đề xuất kiến trúc flip flop dụng kỹ thuật power gating lên flip flop Các kỹ thuật Power Gating nghiên cứu xuất từ nhiều năm qua giới [1-5] Khái niệm Charge recycling sử dụng mạch MTCMOS, tiết kiệm đến 43% lượng chuyển đổi chế độ Phương pháp xây dựng nguồn ảo nguồn đất ảo nhằm giới hạn dòng điện cách ngắt hai nguồn trạng thái tín hiệu ngủ Cắt giảm dòng rò mạch ngủ Với nhớ, liệu cần lưu trữ lại mạch vào trạng thái ngủ Vậy nên nguồn mạch nhớ phải cung cấp liên tục thời gian ngủ Thực power gating mạch vào trạng thái ngủ để tiết kiệm lượng tiêu thụ Phương pháp đề xuất, sử dụng kỹ thuật Power Gating kỹ thuật hiệu sử dụng PMOS NMOS để điều khiển điện áp ảo VDD điện áp VSS nhằm vửa tiết kiệm công suất tiêu thụ vửa lưu trữ lại liệu mạch bất đồng Hiện đề tài nước chưa nghiên cứu chuyên sâu lĩnh vực vi mạch Đặc biệt, công suất tiêu thụ nghiên cứu trường đại học trung tâm nghiên cứu vi mạch Giảm cơng suất dịng rị vi mạnh ngày trở nên nghiêm trọng đóng góp vào tổng cơng suất vi mạch Ở kích thước transistor giảm xuống công nghệ sub-micro, lượng tiêu thụ cho vi mạch khơng hoạt động có đóng góp phần so sánh với thành phần cơng suất động Hình 37: Dạng sóng tạo xung theo mô Mô tạo xung kiến trúc cơng thấp hình 37, hình xung EN mức cao hai lần tương ứng với hai lần kích hoạt, xung tạo hai lần cho hai lần truyền liệu Sau xung EN kích hoạt xung EN8 (xung kích hoạt bits) mức cao chu kỳ chu kỳ xung clock lấy mẫu chân SCK Hình 38: Dạng sóng master kiến trúc công suất thấp 38 Quá trình giao tiếp từ master tới slave thứ thể hình 38 Khi xung EN kích hoạt, xung kích hoạt bits SS0 xuống mức (từ thời điểm A đến B hình), trình giao tiếp diễn khoảng Mỗi cạnh lên xung SCK bits tín hiệu MOSI MISO để lấy mẫu thông tin cách xác Vì dùng cơng tắc ngắt mạch chân SS0 mức nên thời điểm mốc A, tính hiệu rơi vào trạng thái floating Tín hiệu MOSI cập nhật tín hiệu bit EN kích hoạt Hình 39: Dạng sóng master kiến trúc truyền thống Trong kiến trúc truyền thống tín hiệu EN kích hoạt trình giao tiếp Và tương tự với kiến trúc đề xuất, tín hiệu SS0 SCK tạo giống lấy mẫu bit tín hiệu MOSI MISO Trong hình 39 tín hiệu từ master đến slave 01010101 từ slave đến master 10111000 Lúc tín hiệu MOSI lần lên mức ghi cập nhật liệu, nên flip flop bits cuối lên mức Slave cập nhật lúc cơng tắc chưa dẫn nên tín hiệu MISO mức lên mức SS mức 39 Hình 40: Mơ q trình giao tiếp Tín hiệu từ chân MISO gửi tới master bits 10111000, master nhận liệu lấy mẫu theo xung SCK, kết dịch ghi dịch với ngõ từ QS0 ới QS7, trình dịch liệu cần tất 420ns để hoàn thành 360ns dùng để giao tiếp liệu, 60ns giây để từ xung kích hoạt bits để bắt đầu giao tiếp , hình 40 300ns xung SCK để lấy mẫu (xung SCK nằm xung kích hoạt bits 360ns), từ mốc 160ns đến 460ns, sau 460ns liệu dịch hoàn tất, từ QS7 đến QS6 tương ứng bits 00011101 Việc sử dụng SSAFF giúp tiết kiệm phần diện tích, cụ thể tiết kiệm 179 số lượng cổng CMOS so với kiến trúc truyền thống ghi hai chiều Tuy nhiên với việc hoạt động tạo xung khác dẫn tới số lượng CMOS tạo xung kiến trúc đề xuất nhiều kiến trúc truyền thống 40 Bảng 3: So sánh số lượng CMOS hai kiến trúc Số lượng CMOS Tên SPI SPI tạo SSAFF flip flop SPI tạo flip flop truyền thống Thanh ghi hai chiều 209 Flip Flop hai chiều 20 Thanh ghi hai chiều 388 Flip Flop hai chiều 40 Khối tạo xung mạch đề xuất chiếm nhiều công suất so với mạch bình thường kích thước lớn để tạo xung tín hiệu cho power gating, tổng cơng suất mạch cơng suất tiết kiệm tối thiểu 10% công suất Những bảng thể công suất tiêu thụ hai kiến trúc với công suất tiêu thụ theo xung clock, công suất tiêu thụ theo tín hiệu đầu vào hai tồn mạch ghi dịch Cơng suất tiêu thụ 10 chu kỳ giao tiếp với slave (tổng cộng 40 lần giao tiếp) với bốn trường hợp thời gian cách lần giao tiếp tăng 41 Bảng 4: So sánh công suất hai kiến trúc chu kỳ 40ns Công suất 40 chu kỳ giao tiếp (nW) Tên SPI với thời gian nghỉ tương ứng Khối chu kỳ chu kỳ chu kỳ chu kỳ Tổng 1.070 1.075 1.081 1.086 SSAFF Thanh ghi hai chiều 0.085 0.086 0.086 0.089 SPI tạo flip Tổng 1.193 1.232 1.269 1.309 Thanh ghi hai chiều 0.120 0.127 0.135 0.144 SPI tạo flop truyền thống Thời gian nghỉ thời gian xung kích hoạt bits mức lần giao tiếp liệu Giao tiếp liệu diễn sau xung EN kích hoạt khoảng thời gian để bắt đầu gửi tín hiệu kích hoạt bits Tổng thời gian nghỉ lần chuyền tối thiểu chu kỳ (120ns) Thời gian nghỉ kéo dài tương đương với cơng suất tiêu thụ mạch bình thường cao dòng rò hoạt động xung clock, hoạt động công suất động mạch đề xuất thấp khối cập nhật song song khối cập nhật nối tiếp thực power gating xen kẽ giúp tối ưu công suất Cụ thể bảng công suất tiêu thụ gây ghi hai chiều kiến trúc đề xuất tăng hạn chế với thời gian nghỉ tăng, kiến trúc bình thường tăng tuyến tính khoảng 6% 42 Biểu đồ thể cơng suất kiến trúc truyền thống đề xuất theo chu kỳ xung clock khác 45 39.4 40 Công suất (nW) 35 30 25.16 25 20 15 8.28 10 5.67 0.25832 0.29378 40ns 200us 1ms Chu kỳ Truyền thống Đề xuất Hình 41: So sánh cơng suất hai kiến trúc trúc theo chu kỳ tăng dần Tổng công suất hai kiến trúc đo 10 chu kỳ giao tiếp, thời gian xung EN8 chu kỳ với ba trường hợp, thời gian nghỉ tương ứng ba trường hợp 120ns, 600us 3ms Với chu kỳ tăng dần thời gian nghỉ khối dần tăng lên, nên power gating giúp tiết kiệm lượng công suất đáng kể theo chu kỳ tăng dần ngược lại tần số cao khiến lượng công suất khác biệt thấp hơn, với khoảng 12% trường hợp chu kỳ 40ns, 31% với trường hợp 200us tới 36% với khu kỳ 1ms 43 Kết Luận Và Kiến Nghị Thanh ghi dịch hai chiều kiến trúc đề xuất SPI hoạt động giao tiếp liên tục tiết kiệm 10% tới 36% công suất lượng đáng kể Với chức gần giống ghi hai chiều thông thường, kiến trúc đề xuất ứng rộng rộng rãi tương tự kiến trúc bình thường, ứng dụng nhớ truy suất hai chiều IC 74498, 74671 IC, IC sử lý hình ảnh… Ứng dụng trong mạch delay delaylocked loop, chuyển đổi DC, truyền nhận tín hiệu khác UART, I2C… kiến trúc thực tốt chức với tần số thấp chúng tơi khuyến nghị sử dụng kiến trúc thiết bị có giao tiếp từ 10000 Hz trờ xướng 44 Tài Liệu Tham Khảo S Mutoh, T.Douseki, Y Matsuya, T.Aoki, S.Shigematsu, and Y.Yamada, “1-V power supply high-speed digital circuit technology with multithreshold-voltage CMOS,” IEEE Jo.of Solid-State Circuits, vol 30, no 8, pp 847-854, 1995 K.S.Min, H.D.Choi, H.Y.Choi, H.Kawaguchi, and T.Sukurai, “Leakage-suppressed clock-gating circuit with Zigzag Super Cut-off CMOS (ZSCCMOS) for leakage-dominant sub70-nm and sub-1-V-VDD LSIs,” IEEE Trans., VLSI Sys., vol 14, no 4, pp 430-435, 2006 E.Pakbaznia, F.Fallah, and M.Pedram, “Charge recycling in power-gated CMOS circuits,” IEEE Trans CAD, vol 27, no 10, pp 1798-1811, Oct.2008 Z.Liu and V.Kursun, “Charge recycling between virtual power and ground lines for low energy MTCMOS,” Proc InternationalSymp Quality Electronic Design , pp 239-244, 2007 A Tada, H Notani, and M Numa,“A novel power gating scheme with charge recycling,” IEICE Electronics Express, vol 3, no 12, pp 281-286, June 2006 Ki-Chan Woo, Hyeong-Ju Kang, and Byung-Do Yang, "Low-Area and Low-Power Latch-Based Thermometer-Code Shift-Register," 2019 Neil H E Weste, David Money Harris, CMOS VLSI Design A Circuits and Systems Perspective, Addison-Wesley, 2010 B.-D Yang, "Low-Power and Area-Efficient Shift Register Using Pulsed Latches," 2015 Seongmoo Heo, Ronny Krashinsky, and Krste Asanovic, "Activity-Sensitive Flip-Flop and Latch Selection for Reduced Energy," 2007 10 Alok Kumar Mishra, Dhandapani Vaithiyanathan, Urvashi Chopra, "Design and analysis of ultra-low power 18T adaptive data track flip-flop for high-speed application," 2021 11 Dejan Markovic, Borivoje Nikolic, and Robert Brodersen 2001 Analysis and design of low-energy flip-flops In Proceedings of the 2001 International Symposium on Low Power Electronics and Design 45 Hình 42: Bộ dịch 10 bits Phụ Lục 46 47 Hình 43: ghi dịch hai chiều 48 Hình 44: ghi hai chiều 49 Hình 45: Thanh ghi dịch chiều Hình 46: khối master 50 51 Hình 47: khối slave