Thiết kế bộ xử lý từ lệnh rất dài khả cấu hình reconfigurable vliw processor và một khung sườn hỗ trợ

ỦY BAN NHÂN DÂN THÀNH PHỐ HỒ CHÍ MINH ĐẠI HỌC QUỐC GIA TPHCM TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN SỞ KHOA HỌC VÀ CƠNG NGHỆ CHƯƠNG TRÌNH KHOA HỌC VÀ CÔNG NGHỆ CẤP THÀNH PHỐ BÁO CÁO TỔNG HỢP KẾT QUẢ NHIỆM VỤ NGHIÊN CỨU KHOA HỌC VÀ CÔNG NGHỆ (THIẾT KẾ BỘ XỬ LÝ TỪ LỆNH RẤT DÀI KHẢ CẤU HÌNH (RECONFIGURABLE VLIW PROCESSOR) VÀ MỘT KHUNG SƯỜN HỖ TRỢ) Cơ quan chủ trì nhiệm vụ: Trường Đại học Công nghệ Thông tin Chủ nhiệm nhiệm vụ: PGS TS Đinh Đức Anh Vũ Thành phố Hồ Chí Minh – 2018 ỦY BAN NHÂN DÂN THÀNH PHỐ HỒ CHÍ MINH ĐẠI HỌC QUỐC GIA TPHCM TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN SỞ KHOA HỌC VÀ CÔNG NGHỆ CHƯƠNG TRÌNH KHOA HỌC VÀ CƠNG NGHỆ CẤP THÀNH PHỐ BÁO CÁO TỔNG HỢP KẾT QUẢ NHIỆM VỤ NGHIÊN CỨU KHOA HỌC VÀ CÔNG NGHỆ (THIẾT KẾ BỘ XỬ LÝ TỪ LỆNH RẤT DÀI KHẢ CẤU HÌNH (RECONFIGURABLE VLIW PROCESSOR) VÀ MỘT KHUNG SƯỜN HỖ TRỢ) (Đã chỉnh sửa theo kết luận Hội đồng nghiệm thu ngày 11/4/2018) Chủ nhiệm nhiệm vụ PGS TS Đinh Đức Anh Vũ Cơ quan quản lý Cơ quan chủ trì nhiệm vụ ĐẠI HỌC QUỐC GIA TPHCM CỘNG HOÀ Xà HỘI CHỦ NGHĨA VIỆT NAM TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN Độc lập - Tự - Hạnh phúc TPHCM, ngày 15 tháng năm 2018 BÁO CÁO THỐNG KÊ KẾT QUẢ THỰC HIỆN NHIỆM VỤ NGHIÊN CỨU KH&CN I THÔNG TIN CHUNG Tên nhiệm vụ: Thiết kế xử lý từ lệnh dài khả cấu hình (Reconfigurable VLIW) khung sườn hỗ trợ Thuộc: Chương trình/lĩnh vực (tên chương trình/lĩnh vực): CNTT Chủ nhiệm nhiệm vụ: - Họ tên: Đinh Đức Anh Vũ - Ngày tháng năm sinh: 1972 Giới tính: Nam - Học hàm, Học vị: Tiến sĩ 2003 Chuyên ngành: Vi điện tử Năm đạt học vị: - Chức danh khoa học: PGS Năm phong chức danh: 2012 - Tên quan công tác: trường Đại học Công nghệ Thông tin – Đại học Quốc Gia TPHCM - Chức vụ: Phó Hiệu trưởng - Địa quan: Trường Đại học Công nghệ Thông tin – Đại học Quốc Gia TPHCM, Khu Phố 6, Phường Linh Trung, Quận Thủ Đức, TPHCM - Điện thoại quan: (08) 37252002 Fax: (08) 37252148 - Địa nhà riêng: 174/13 Đặng Văn Ngữ, P.14, Q PN, TP.HCM - Điện thoại nhà riêng: - Điện thoại di động: 0903945240 - E-mail: anhvu@uit.edu.vn Tổ chức chủ trì nhiệm vụ: - Tên tổ chức chủ trì nhiệm vụ: Trường Đại học Công nghệ Thông tin ĐHQGTPHCM - Điện thoại: (08) 37252002 Fax: (08) 37252148 - E-mail: Website: http://www.uit.edu.vn - Địa chỉ: Khu Phố 6, Phường Linh Trung, Quận Thủ Đức, TPHCM - Họ tên thủ trưởng tổ chức: Nguyễn Hoàng Tú Anh i - Số tài khoản: 3713.0.1056918.00000, Kho Bạc Nhà nước TP Hồ Chí Minh, mã quan hệ ngân sách: 1056918, mã số thuế: 0304553197 II TÌNH HÌNH THỰC HIỆN Thời gian thực nhiệm vụ: - Theo Hợp đồng ký kết: từ tháng 10 năm 2016 đến tháng năm 2018 - Thực tế thực hiện: từ tháng 10 năm 2016 đến tháng năm 2018 - Được gia hạn (nếu có): - Lần từ tháng năm 2018 đến tháng năm 2018 - Lần … Kinh phí sử dụng kinh phí: a) Tổng số kinh phí thực hiện: 851.663.144 đ, đó: + Kính phí hỗ trợ từ ngân sách khoa học: 851.663.144 đ + Kinh phí từ nguồn khác: đ b) Tình hình cấp sử dụng kinh phí từ nguồn ngân sách khoa học: Theo kế hoạch Thực tế đạt Ghi Số TT Thời gian Kinh phí Thời gian Kinh phí (Tháng, năm) (đ) (Tháng, năm) (đ) (Số đề nghị toán) 10/2016 455.000.000 10/2016 455.000.000 455.000.000 8/2017 355.000.000 8/2017 355.000.000 355.000.000 5/2018 90.000.000 51.663.144 51.663.144 5/2018 c) Kết sử dụng kinh phí theo khoản chi: Đối với đề tài: Đơn vị tính: ngàn đồng Số Nội dung TT khoản chi Theo kế hoạch Tổng NSKH ii Nguồn khác Thực tế đạt Tổng NSKH Nguồn khác Trả công lao động (khoa học, phổ thông) 777.975 777.975 777.975 777.975 Nguyên, vật liệu, lượng 0 0 0 Thiết bị, máy móc 20.136 20.136 0 0 Xây dựng, sửa chữa nhỏ 0 0 0 Chi khác 91.889 91.889 73.688 73.668 890.000 890.000 851.663 851.663 Tổng cộng - Lý thay đổi (nếu có): Tái sử dụng thiết bị có sẵn từ tài trợ, tiết kiệm kinh phí đăng ký báo Đối với dự án: Đơn vị tính: Triệu đồng Số Nội dung TT khoản chi Thiết bị, máy móc mua Nhà xưởng xây dựng mới, cải tạo Kinh phí hỗ trợ cơng nghệ Chi phí lao động Nguyên vật liệu, lượng Thuê thiết bị, nhà xưởng Khác Theo kế hoạch Tổng NSKH iii Nguồn khác Thực tế đạt Tổng NSKH Nguồn khác Tổng cộng - Lý thay đổi (nếu có): Các văn hành q trình thực đề tài/dự án: (Liệt kê định, văn quan quản lý từ công đoạn xét duyệt, phê duyệt kinh phí, hợp đồng, điều chỉnh (thời gian, nội dung, kinh phí thực có); văn tổ chức chủ trì nhiệm vụ (đơn, kiến nghị điều chỉnh có) Số TT Số, thời gian ban hành văn Tên văn 742/QĐ-SKHCN Quyết định phê duyệt đề tài nghiên ngày 17 tháng 10 cứu khoa học phát triển công năm 2016 nghệ 137/2016/HĐHợp đồng thực nhiệm vụ SKHCN ngày nghiên cứu khoa học công nghệ 18/201/206 137/2016/HĐHợp đồng giao nhiệm vụ nghiên KHCN ngày cứu khoa học công nghệ 31/10/2016 718/QĐ-SKHCN ngày 15/8/2017 Quyết định việc thành lập Hội đồng giám định đề tài nghiên cứu khoa học 150/QĐ-ĐHCNTT ngày 20/3/2018 Quyết định thành lập Hội đồng khoa học đánh giá nghiệm thu cấp sở kết đề tài nghiên cứu khoa học cấp tỉnh 16/2018/PLHĐPhụ lục hợp đồng thực nhiệm SKHCN ngày 30 vụ nghiên cứu khoa học công tháng năm 2018 nghệ 264/QĐ-SKHCN ngày 10/4/2018 Quyết định việc thành lập Hội đồng nghiệm thu đề tài nghiên cứu khoa học iv Ghi Tổ chức phối hợp thực nhiệm vụ: Số TT Tên tổ chức đăng ký theo Thuyết minh Nội dung Tên tổ chức tham gia thực tham gia chủ yếu Sản phẩm chủ yếu đạt Ghi chú* - Lý thay đổi (nếu có): Cá nhân tham gia thực nhiệm vụ: (Người tham gia thực đề tài thuộc tổ chức chủ trì quan phối hợp, không 10 người kể chủ nhiệm) Số TT Tên cá nhân đăng ký theo Thuyết minh Tên cá nhân tham gia thực Nội dung tham gia Sản phẩm chủ yếu đạt PGS TS Đinh PGS TS Đinh Chủ nhiệm đề Đức Anh Vũ Đức Anh Vũ tài, chịu trách nhiệm giám sát lên kế hoạch Chủ nhiệm đề tài, chịu trách nhiệm giám sát lên kế hoạch TS Phạm Quốc TS Phạm Quốc Chịu trách Cường Cường nhiệm giám sát công việc, thiết kế kiến trúc tổng quan Chịu trách nhiệm giám sát công việc, thiết kế kiến trúc tổng quan ThS Nguyễn ThS Nguyễn Thiết kế Duy Xuân Bách Duy Xuân Bách modules xử lý VLIW khung sườn hỗ trợ Thiết kế modules xử lý VLIW khung sườn hỗ trợ TS Phạm Hoàng TS Phạm Hoàng Thiết kế ứng Anh Anh dụng sử dụng xử lý VLIW khả cấu hình Thiết kế ứng dụng sử dụng xử lý VLIW khả cấu hình TS Trịnh Huy Lê TS Trịnh Huy Lê Hiện thực Hiện thực module xử lý module xử v Ghi chú* VLIW khung lý VLIW sườn hỗ trợ khung sườn hỗ trợ ThS Trần Thanh ThS Trần Thanh Hiện thực Bình Bình module xử lý VLIW khung sườn hỗ trợ Hiện thực module xử lý VLIW khung sườn hỗ trợ TS Nguyễn Đức TS Nguyễn Đức Nghiên cứu tập Nghiên Dũng Dũng lệnh VLIW tập VLIW cứu lệnh ThS Nguyễn ThS Nguyễn Nghiên cứu tập Nghiên Quang Hùng Quang Hùng lệnh VLIW tập VLIW cứu lệnh ThS Nguyễn ThS Nguyễn Nghiên cứu tập Nghiên Hữu Hiếu Hữu Hiếu lệnh VLIW tập VLIW cứu lệnh 10 ThS Nguyễn ThS Nguyễn Thiết kế Thiết kế Hồng Nam Hồng Nam thực xử lý thực xử lý 11 KS Nguyễn Việt KS Nguyễn Việt Thiết kế Thiết kế Tiến Tiến thực xử lý thực xử lý - Lý thay đổi ( có): Tình hình hợp tác quốc tế: Theo kế hoạch Số TT (Nội dung, thời gian, kinh phí, địa điểm, tên tổ chức hợp tác, số đoàn, số lượng người tham gia ) Thực tế đạt (Nội dung, thời gian, kinh phí, địa điểm, tên tổ chức hợp tác, số đồn, số lượng người tham gia ) Ghi chú* - Lý thay đổi (nếu có): Tình hình tổ chức hội thảo, hội nghị: Số TT Theo kế hoạch Thực tế đạt (Nội dung, thời gian, kinh phí, địa điểm ) (Nội dung, thời gian, kinh phí, địa điểm ) - Lý thay đổi (nếu có): vi Ghi chú* Tóm tắt nội dung, cơng việc chủ yếu: (Nêu mục 15 thuyết minh, không bao gồm: Hội thảo khoa học, điều tra khảo sát nước nước ngoài) Thời gian Số TT (Bắt đầu, kết thúc Các nội dung, công việc chủ yếu (Các mốc đánh giá chủ yếu) - tháng … năm) Theo kế hoạch Thực tế đạt Người, quan thực Nghiên cứu tập lệnh VLIW trình 10/2016 biên dịch phục vụ cho xử lý 3/2017 VLIW khả cấu hình – 10/2016 3/2017 – Phạm Cường Thiết kế xử lý VLIW khả cấu 11/2016 hình dựa tập lệnh 5/2017 – 11/2016 5/2017 – Trần Bình Hiện thực xử lý VLIW khả cấu 1/2017 hình khả tổng hợp ngơn ngữ 8/2017 đặc tả phần cứng FPGA – 1/2017 8/2017 – Phạm Cường Quốc Nghiên cứu xây dựng khung sườn 4/2017 hỗ trợ cấu hình xử lý VLIW 8/2017 thiết kế phát triển ứng dụng – 4/2017 8/2017 – Phạm Cường Quốc Phát triển ứng dụng kiểm thử theo 7/2017 kịch thứ 1/2018 – 7/2017 1/2018 – Phạm Anh Hoàng Phát triển ứng dụng kiểm thử theo 8/2017 kịch thứ 11/2017 – 8/2017 11/2017 – Nguyễn Duy Xuân Bách Chọn cấu hình phổ biến xử 11/2017 lý thực bố trí vi mạch 2/2018 (layout) – 11/2017 2/2018 – Đinh Đức Anh Vũ Thực công bố khoa học, 7/2017 đăng ký SHTT báo cáo tổng hợp 3/2018 đề tài – 7/2017 3/2018 – Phạm Cường - Lý thay đổi (nếu có): III SẢN PHẨM KH&CN CỦA NHIỆM VỤ Sản phẩm KH&CN tạo ra: vii Quốc Thanh Quốc a) Sản phẩm Dạng I: Số TT Tên sản phẩm tiêu chất lượng chủ yếu Đơn vị đo Số lượng Theo kế hoạch Thực tế đạt - Lý thay đổi (nếu có): b) Sản phẩm Dạng II: Yêu cầu khoa học Số TT cần đạt Tên sản phẩm Ghi Theo kế hoạch Thực tế đạt Lõi mềm Lõi mềm xử lý VLIW khả cấu Như kế hình phải đạt tiêu chi xử lý VLIW hoạch sau đây: khả cấu hình - Bộ xử lý VLIW hỗ trợ tập lệnh hồn thành nội dung cơng việc - Bộ xử lý tổng hợp (synthesizable) công cụ tổng hợp (Xilinx XPS, Synopsys Synplicity ) hoạt động board FPGA tần số tối thiểu 100MHz - Bộ xử lý mô ModelSim tần số tối thiểu 100MHz - Bộ xử lý cấu hình 2, 4, issue - Bộ xử lý cấu hình độ dài từ lệnh tương đương với số lượng issue 64 bit, 128 bit 256 bit - Bộ xử lý cấu hình đệm lệnh đệm liệu 8KB, 16KB 32KB - Bộ xử lý nhanh lần (về thời gian xử lý ứng dụng) so với xử lý lõi mềm đa dụng khác viii Computer Science & Engineering Hình 9: M giao diên settings ã Bểc 3: tĐi giao diên Settings, ti∏n hành b˜Ĩc theo th˘ t¸ hình 10 M rẻng thƠ M rẻng thƠ EDA Tool Settings Chn thƠ Chn thƠ Simulation TĐi mc Tool name, chÂn ModelSim-Altera T§i mˆc NativeLink settings, chÂn Compile test bench ChÂn button Test Benches Computer Architecture - 2018 Computer Science & Engineering Hình 10: Giao diên settings ã Bểc 4: TĐi giao diên va hi∫n th‡, chÂn New ∫ m giao diªn New Test Bench Settings (xem hỡnh 11) TĐi giao diên New Test Bench Settings, ti∏n hành theo b˜Ĩc T§i v‡ trí Test bench name, i∑n tên t™p tin test system_tb T§i v‡ trí File Name chÂn nút < >, Tìm ∏n t™p tin system_tb.v chÂn t™p tin ChÂn button Add ∫ thêm t™p tin vào mơ ph‰ng ChÂn OK ∫ k∏t thúc q trình thi∏t l™p Computer Architecture - 2018 Computer Science & Engineering Hỡnh 11: Giao diên New Test Bench Settings Thác hiên cỏc bểc xỏc nhn v quay tr lĐi project • B˜Ĩc 5: Ti∏n hành ch§y mơ ph‰ng Trên công cˆ, chon Tools ! Run Simulatin Tool ! RTL Simulation (xem hình 12) Hình 12: Ti∏n hành mơ ph‰ng • Giao ti∏p cıa bỴ x˚ l˛ BKVex: Hình 13 bi∫u diπn giao ti∏p cıa bỴ x˚ l˛ BKVex Các Computer Architecture - 2018 Computer Science & Engineering port ˜Ịc ∞c t£ nh˜ sau: – clk: clock ¶u vào cho thậng hoĐt ẻng reset: Khi tĐo cỏc giá tr‡ cıa hª thËng – run: Cho phép hª thậng hoĐt ẻng mem_select: Láa chn bẻ nhể giao ti∏p Khi có giá tr‡ 0, bỴ nhĨ ˜Ịc láa chn l bẻ nhể chẽng trỡnh Ngềc lĐi, bẻ nhể ềc láa chn l bẻ nhể d liêu mem_we: cho phép ghi vào bỴ nhĨ có giá tr l mem_address: a bẻ nhể cản tẽng tỏc mem_din: d liêu cản nĐp vo bẻ nhể mem_dout: d liêu c t bẻ nhể clock_count: bin m sậ chu k thác hiên chẽng trỡnh – done: có giá tr‡ bỴ x˚ l˛ BKVex hồn tßt ch˜Ïng trình Hình 13: Giao ti∏p ca bẻ x l thác nghiêm cỏc mụ phng khác nhau, thay Íi giá tr‡ input ∫ n§p bẻ nhể d liêu, bẻ nhể chẽng trỡnh v cho phộp bẻ x l hoĐt ẻng c giỏ tr t vựng nhể d liêu sau bẻ x l hon tòt 2.4 Thay i kin trỳc bẻ x l Bẻ x˚ l˛ VLIW BKVex ˜Ịc ∞c t£ ∫ ng˜Ìi dùng cú th d dng tỏi còu hỡnh băng viêc thay Íi thơng sË hª thËng ˜Ịc quy ‡nh t™p tin define.v fi nghỉa cıa thơng sË nh˜ sau: Computer Architecture - 2018 10 Computer Science & Engineering ã ISSUE_WIDTH: ẻ rẻng ca t lênh Thay i thụng sË ph£i phù hỊp vĨi cßu hình cıa t™p tin mã máy sinh t¯ BKVex Tool • LOG_ISSUE: logarit cẽ sậ ca ẻ rẻng t lênh, thụng sË ph£i ˜Ịc thay Íi t˜Ïng ˘ng vĨi giá tr‡ ISSUE_WIDTH • BRANCH_LANE: có giá tr‡ có th∫ thay Íi kho£ng [0 ISSUE_WIDTH-1], bi∫u diªn v‡ trí cıa bẻ x l rƠ nhỏnh thậng ã MUL_LANE: giỏ tr cú ẻ rẻng băng ISSUE_WIDTH, biu diên v trớ ca bẻ x l rƠ nhỏnh thậng Các v‡ trí ˘ng vĨi bit giá tr‡ v trớ t bẻ nhõn thậng ã MEM_LANE: có giá tr‡ có th∫ thay Íi kho£ng [0 ISSUE_WIDTH-1], biu diên v trớ ca bẻ x l lênh tẽng tỏc vểi bẻ nhể thậng ã PC_WIDTH: có giá tr‡ cË ‡nh 32 Là Ỵ rỴng ca ghi a lênh ã IMEM_LOGDEP: logarit ẻ sõu ca vựng nhể chẽng trỡnh ã ADDR_WIDTH: ẻ rẻng cıa ‡a chø vùng nhĨ ch˜Ïng trình, có giá tr‡ cË ‡nh (IMEM_LOGDEP - 2), ˜Ịc tính tốn t¸ Ỵng d¸a IMEM_LOGDEP, khơng ˜Ịc thay Íi thơng sË ny ã IMEM_WIDTH: ẻ rẻng ca ụ nhể vựng nhĨ ch˜Ïng trình, có giá tr‡ cË ‡nh 32, khụng ềc thay i thụng sậ ny ã IMEM_DEPTH: ẻ sâu cıa vùng nhĨ ch˜Ïng trình, có giá tr‡ cË nh l (IMEM_LOGDEP - 2), ềc tớnh toỏn tá ẻng d¸a IMEM_LOGDEP, khơng ˜Ịc thay Íi thơng sË • IMEM_ADDRESS_WIDTH: Ỵ rỴng cıa ‡a chø vùng nhĨ ch˜Ïng trình, có giá tr‡ cË ‡nh (IMEM_LOGDEP - 2), ềc tớnh toỏn tá ẻng dáa trờn IMEM_LOGDEP, khụng ềc thay i thụng sậ ny ã DMEM_WIDTH: ẻ rẻng ca nhĨ vùng nhĨ d˙ liªu, có giá tr‡ cË ‡nh 32, khơng ˜Ịc thay Íi thơng sË ny ã DMEM_LOGDEP: logarit ẻ sõu ca vựng nhể d liêu ã DMEM_ADDRESS_WIDTH: ẻ rẻng ca a vựng nhể d˙ liªu, có giá tr‡ cË ‡nh (IMEM_LOGDEP - 2), ềc tớnh toỏn tá ẻng dáa trờn DMEM_LOGDEP, khụng ềc thay i thụng sậ ny ã DMEM_DEPTH: ẻ sõu cıa vùng nhĨ d˙ liªu, có giá tr‡ cË ‡nh l (DMEM_LOGDEP - 2), ềc tớnh toỏn tá ẻng dáa DMEM_LOGDEP, khơng ˜Ịc thay Íi thơng sË • BR_DEPTH: sË l˜Ịng ghi tr§ng thái, có th∫ thay i vểi giỏ tr lển hẽn hoc băng ã BROFF_WIDTH: ẻ rẻng ca a trác tip cỏc lênh rƠ nhỏnh, ng vểi còu trỳc lênh, khụng th∫ thay Íi thơng sË Sau thay Íi thụng sậ còu hỡnh thậng, thác hiên tỏi tng hỊp mơ ph‰ng ∫ có k∏t qu£ mĨi Computer Architecture - 2018 11 Computer Science & Engineering Th¸c hành Th¸c hành 1: thay Íi ki∏n trúc tÍng hềp bẻ x l VLIW BKVex còu hỡnh issues Ghi nh™n k∏t qu£ v∑ tài nguyên s˚ dˆng, thèi gian thác hiên cựng mẻt chẽng trỡnh so vểi bẻ x l cú còu hỡnh issues a nh™n xét Th¸c hành 2: tìm hi∫u cˆ th∫ ki∏n trúc bỴ x˚ l˛ VLIW thơng qua ∞c t£ ph¶n c˘ng Sau ó ˜a ánh giá v∑: - Sậ lềng chu k stall thác hiên rƠ nhánh - V‡ trí ∞t khËi x˚ l˛ r¥ nhánh - V trớ t bẻ x l cỏc lênh truy xuòt bẻ nhể - Cẽ ch ghi d liêu vo ghi - Cỏc v trớ thác hiên forward d liªu - CÏ ch∏ x˚ l˛ lªnh immediate 32 bits K∏t lu™n Sau th¸c hành sË 4, ã có kh£ n´ng: - S˚ dˆng Quartus xõy dáng v hiên thác dá ỏn VLIW BKVex - Thay Íi thi∏t k∏ mơ ph‰ng thi∏t k∏ - Hiu ềc còu trỳc ca mẻt bẻ x l VLIW tiêu bi∫u Trong th¸c hành sË 5, s≥ làm quen vĨi k∏t hỊp s˚ dˆng bỴ x˚ l˛ VLIW BKVex d˜Ĩi vai trị co-processor Computer Architecture - 2018 12 Computer Science & Engineering Bài th¸c hành sË 5: Giao ti∏p ATOM - BKVex Mˆc tiêu - Hi∫u ˜Òc k∏t nËi gi˙a BKVex - ATOM thơng qua bus PCIe - Có kh£ n´ng thi∏t l™p, k∏t nËi gi˙a BKVex ATOM - L™p trình ATOM nĐp d liêu v lòy d liêu t BKVex 2.1 Nẻi dung Giểi thiêu PCI Express, vit tt l PCIe, l mẻt dĐng bus thậng cung còp mẻt giao tip tậc ẻ cao gia thit b‡ có hÈ trỊ PCIe Giao ti∏p PCIe truy∑n d˙ liêu theo mẻt phẽng thc kt hềp gia tuản tá song song Cˆ th∫, PCIe s˚ dˆng nhi∑u k∏t nËi song song ó mÈi k∏t nËi mỴt lung d liêu tuản tá, ẻc lp v hẩ trề tËc Ỵ giao ti∏p lên ∏n 250 MB/s theo mÈi hểng Bẻ thớ nghiêm DE2i -150 cho phộp tng hềp ki∏n trúc hÈ trÒ bus PCIe ∫ k∏t nËi ∏n bỴ x˚ l˛ Intel ATOM N2600 tích hỊp Hình 1: K∏t nËi gi˙a ATOM FPGA thông qua bus PCIe 2.2 PCI Express DE2i-150 Khung s˜Ìng hÈ trỊ thit k PCIe trờn bẻ thớ nghiêm DE2i-150 bao gm phản chớnh, thậng kin trỳc PCIe trờn FPGA th˜ viªn hÈ trỊ phát tri∫n (Sofware develop kit – SDK) giao ti∏p Computer Architecture - 2018 Computer Science & Engineering thông qua bus PCIe máy chı (trong tr˜Ìng hỊp bỴ x˚ l˛ Intel ATOM) Trên hª thËng FPGA, viªc thi∏t k∏, tích hỊp ki∏n trỳc hẩ trề PCIe cú th ềc thác hiên ẽn giÊn băng cụng c phỏt trin Altera Qsys Builder, l cơng cˆ tích hỊp ph¶n m∑m Quartus hÈ trỊ phỏt trin thậng trờn FPGA băng giao diên trác quan Th viên hẩ trề phỏt trin cung còp cỏc hm tru tềng cho phộp nh phỏt trin thác hiên k∏t nËi vĨi thi∏t k∏ FPGA thơng qua PCIe Gói hÈ trỊ t˜Ïng thích vĨi hai hª i∑u hành Window Yocto Danny (1.3) Hình mơ tÊ viêc giao tip gia mỏy ch v FPGA dáa vào lĨp tr¯u t˜Ịng Hình 2: K∏t nËi gi˙a ATOM FPGA thông qua bus PCIe 2.3 2.3.1 Phát tri∫n ˘ng dˆng giao ti∏p PCIe Th˜ viªn giao ti∏p PCIe gói gi£i pháp i kèm cung cßp trình i∑u khi∫n (driver) cho PCIe bus t™p th˜ viªn hÈ trỊ chuy∫n Íi gi˙a user mode kernel mode Gói hÈ trỊ phát tri∫n ˜Ịc cung cßp bao gÁm: Driver: hÈ trÒ giao ti∏p gi˙a kernel PCIe IP FPGA - Driver install (Window) - Terasic_qsys_pcie.ko (Yocto) Th viên hẩ trề: cung còp cỏc hm thác hiên chuy∫n ng˙ c£nh gi˙a user mode kernel mode - terasic_pcie_qsys.so Th viên cỏc hm tru tềng: cung còp cỏc hm tru tềng hiên thác dáa trờn th viên hÈ trÒ - PCIE.c - PCIE.h - TERASIC_PCIE.h - BKVEX.h Computer Architecture - 2018 Computer Science & Engineering 2.3.2 ∞c t£ th˜ viªn terasic_pcie.so Th˜ viªn terasic_pcie.so bao gÁm cỏc hm thác hiên viêc chuyn ng cÊnh gia user mode kernel mode, ˜Òc ∞c t£ nh˜ sau: Computer Architecture - 2018 Computer Science & Engineering 2.3.3 T™p ghi giao ti∏p T™p ghi giao ti∏p t™p hÒp ghi i∑u khi∫n giao ti∏p gi˙a ATOM BKVex, ˜Ịc ∞c t£ th˜ viªn BKVEX.h 2.3.4 T™p lªnh giao ti∏p T™p lªnh giao ti∏p t™p hỊp lªnh i∑u khi∫n giao ti∏p gi˙a ATOM BKVex, ˜Ịc ∞c t£ th˜ viªn BKVEX.h Computer Architecture - 2018 Computer Science & Engineering 2.3.5 Quy trỡnh thit k Ngoi viêc thit k phản cng hẩ trề viêc iu khin bẻ x l BKVex t ATOM thụng qua bus PCIe, cản thit cú mẻt quy trỡnh thi∏t k∏ ˘ng dˆng ∫ £m b£o viªc v™n hành bỴ x˚ l˛ BKVex Ín ‡nh xác Hình mơ t£ quy trình thi∏t k∏ ˘ng dˆng v™n hành bỴ x˚ l˛ BKVex Computer Architecture - 2018 Computer Science & Engineering Hình 3: Quy trình thi∏t k∏ ˘ng dˆng máy chı giao ti∏p vĨi BKVex thơng qua PCIe Gi tớn hiêu RESET tĐo thậng c cỏc giỏ tr còu hỡnh thậng ( ẻ rẻng t lênh, ẻ rẻng a bỴ nhĨ, v‡ trí khËi Computer Architecture - 2018 Computer Science & Engineering ch˘c n´ng) G˚i tính hiêu STOP Êm bÊo thậng khụng hoĐt ẻng C™p nh™t giá tr‡ ghi ‡a chø C™p nh™t giá tr‡ ghi d˙ liªu Data in G˚i lªnh WRITE_IMEM cho phép ghi d˙ liªu vào vùng nhĨ d˙ liªu Âc giá tr‡ ghi Data out, n∏u giá tr‡ Âc ˜Ịc trùng khĨp vĨi giá tr‡ ghi, chuy∫n qua b˜Ĩc Ng˜Ịc l§i, ti∏p tˆc Âc cho ∏n trùng khÓp Ki∫m tra cú phÊi lênh cuậi cựng dáa vo thụng tin ẻ rẻng a vựng nhể d liêu ó c b˜Ĩc N∏u ch˜a ph£i lªnh ci cùng, gi tính hiªu Âc ∫ vơ hiªu ch˘c n´ng ghi quay l§i b˜Ĩc Ng˜Ịc l§i, chuy∫n sang b˜Ĩc 9 Lp lĐi cỏc bểc tẽng tá t bểc 4-8 ghi giá tr‡ vào vùng nhĨ ch˜Ïng trình L˜u ˛ thay th lênh WRITE_IMEM, READ_IMEM băng cp lênh WRITE_DMEM, READ_DMEM 10 Cho phộp bẻ x l BKVex hoĐt ẻng 11 Âc giá tr‡ ghi tr§ng thái, có tín hiêu sặn sng, tẽng ẽng bẻ x l ó thác hiªn xong, chuy∫n sang b˜Ĩc 12 12 C™p nh™t giá tr‡ ghi ‡a chø 12 G˚i lªnh Âc ‡a chø vùng nhĨ d˙ liªu 13 Âc giá tr‡ cıa ụ nhể d liêu tẽng ng vểi a cản c 14 Kim tra cú phÊi lênh cuậi cựng dáa vo thụng tin ẻ rẻng vựng nhể d liêu Đc Âc  b˜Ĩc N∏u lªnh ci ho∞c mn k∏t thúc q trình Âc, chuy∫n sang b˜Ĩc 15 15 L˜u giá tr‡ Âc ˜Òc 16 ∫ b≠t ảu nĐp mẻt chẽng trỡnh khỏc, cản dng hoĐt ẻng ca bẻ x l BKVex v quay tr lĐi bểc L˜u ˛: Trong tr˜Ìng hỊp ng˜Ìi dùng khơng có yờu cảu thay i chẽng trỡnh m muận chĐy ch˜Ïng trình t™p d˙ liªu khác, có th∫ b‰ qua bểc nĐp lĐi vựng nhể d liêu 2.3.6 Vớ d minh oĐn chẽng trỡnh sau minh hanĐp mẻt ch˜Ïng trình xng bỴ nhĨ ch˜Ïng trình Computer Architecture - 2018 Computer Science & Engineering Computer Architecture - 2018 Computer Science & Engineering Th¸c hành Th¸c hành 1: Xõy dáng chẽng trỡnh grayscale, nĐp chẽng trỡnh v d liêu lòy t tin imem.hex v dmem.hex ềc biờn dch Lòy kt quÊ trÊ v t bẻ nhể d liêu Thác hnh 2: Thay i d liêu (d liêu ca bẻ nhể d liêu) băng viêc s dˆng £nh khác nhau, vi∏t ch˜Ïng trình x˚ l˛ nhiu Ênh ảu vo, ú giai oĐn x l grayscale ềc thác hiên bi BKVex Kt lun Sau bi thác hnh sậ 5, chỳng ta ó Đt ềc: - Âc thơng sË cıa bỴ x˚ l˛ BKVex t¯ ATOM - NĐp d liêu xuậng bẻ nhể BKVex thụng qua PCIe - S˚ dˆng bỴ x˚ l˛ VLIW BKVex d˜Ĩi vai trị co-processor Computer Architecture - 2018