Cấu trúc lệnh VHDL

NGÔN NGỮ MÔ TẢ PHẦN CỨNG VHDL  3.1. Giới thiệu VHDL  3.2. Cấu trúc mã lệnh  3.3. Các kiểu dữ liệu  3.4. Các phép toán và thuộc tính  3.5. Code song song/Code tuần tự  3.6. Tín hiệu và biến  3.7. Máy hữu hạn trạng thái  3.8. Phương pháp thiết kế đa cấp (Packages, Components, Subprogram). 3.1. GIỚI THIỆU VHDL (NHẮC LẠI)  VHDL là gì?  Một ngôn ngữ mô tả phần cứng  Một từ viết tắt cho một từ viết tắt khác  VHDL là từ viết tắt của VHSIC Hardware Description Language  Còn VHSIC là từ viết tắt của Very High Speed Integrated Circuit 3.1. GIỚI THIỆU VHDL (NHẮC LẠI) Phương pháp thiết kế bằng HDL Phương pháp thiết kế truyền thống 3.2 - CẤU TRÚC MÃ LỆNH VHDL library IEEE; use IEEE.std_logic_1164.all; ENTITY Cong_And IS PORT (a,b, : in bit; y :out bit); END Cong_And; Architecture dataflow of Cong_And is begin y <= a and b; end dataflow; LIBRARY ENTITY ARCHITECTURE VHDL BASIC CODE  Thư viện - LIBRARY  Thực thể - ENTITY  Kiến trúc - ARCHITECTURE 3.2 - CẤU TRÚC MÃ LỆNH VHDL THƯ VIỆN - LIBRARY  LIBRARY là một tập các đoạn mã thường được sử dụng.  Cho phép tái sử dụng hoặc chia sẻ các đoạn mã giữa các thiết kế khác nhau.  Khai báo thư viện: LIBRARY library_name; USE library_name.pakage_name.package_parts;  Các thư viện thường sử dụng THƯ VIỆN - LIBRARY LIBRARY ieee; A semi-colon (;) indicates USE ieee.std_logic_1164.all; the end of a statement or LIBRARY std; declaration, while a double USE std.standard.all; dash ( ) indicates acomment. LIBRARY work; USE work.all;  std_logic_1164  Gói của thư viện IEEE hỗ trợ multi-level logic.  std  Gói thư viện tài nguyên (kiểu dữ liệu, text IO…) cho môi trường thiết kế VHDL.  work  Gói thư viện chứa các thiết kế của người dùng mới tạo ra. THƯ VIỆN - LIBRARY  Thư viện - LIBRARY  Thực thể - ENTITY  Kiến trúc - ARCHITECTURE 3.2 - CẤU TRÚC MÃ LỆNH VHDL THỰC THỂ - ENTITY  ENTITY là danh sách đặc tả của các cổng vào ra (input/output pins) của mạch.  PORT là giao diện của mạch với các mạch bên ngoài khác, PORT thường là các chân (pin). BLACK_BOX rst d[7:0] clk q[7:0] co [...]... STD_LOGIC_VECTOR(7 downto 0)); END mux; 3.2 - CẤU TRÚC MÃ LỆNH VHDL  Thư viện - LIBRARY  Thực thể - ENTITY  Kiến trúc - ARCHITECTURE KIẾN TRÚC - ARCHITECTURE  Phần ARCHITECTURE mô tả mạch hoạt động như thế nào Một ARCHITECTURE luôn gắn với một ENTITY và mô tả hoạt động của ENTITY đó Một ARCHITECTURE chỉ gắn với một ENTITY nhưng Một ENTIY có thể có nhiều ARCHITECTURE khác nhau KIẾN TRÚC - ARCHITECTURE  ARCHITECTURE... vào (a,b) và gán ( . PHẦN CỨNG VHDL  3. 1. Giới thiệu VHDL  3. 2. Cấu trúc mã lệnh  3. 3. Các kiểu dữ liệu  3. 4. Các phép toán và thuộc tính  3. 5. Code song song/Code tuần tự  3. 6. Tín hiệu và biến  3. 7. Máy hữu. MUX21 is port ( A,B,S: in bit; Y: out bit); end MUX21; architecture dataflow of MUX21 is begin Y <= S.A + /S.B; end dataflow; entity MUX21 is port ( A,B,S: in bit; Y: out bit); end MUX21; architecture. b; end dataflow; LIBRARY ENTITY ARCHITECTURE VHDL BASIC CODE  Thư viện - LIBRARY  Thực thể - ENTITY  Kiến trúc - ARCHITECTURE 3. 2 - CẤU TRÚC MÃ LỆNH VHDL THƯ VIỆN - LIBRARY  LIBRARY là một tập