Đang tải... (xem toàn văn)
Nghiên cứu cải tiến mạch san bằng, mạch khôi phục dữ liệu và xung đồng hồ trong máy thu quang. Nghiên cứu cải tiến mạch san bằng, mạch khôi phục dữ liệu và xung đồng hồ trong máy thu quang. Nghiên cứu cải tiến mạch san bằng, mạch khôi phục dữ liệu và xung đồng hồ trong máy thu quang. Nghiên cứu cải tiến mạch san bằng, mạch khôi phục dữ liệu và xung đồng hồ trong máy thu quang. Nghiên cứu cải tiến mạch san bằng, mạch khôi phục dữ liệu và xung đồng hồ trong máy thu quang. Nghiên cứu cải tiến mạch san bằng, mạch khôi phục dữ liệu và xung đồng hồ trong máy thu quang. Nghiên cứu cải tiến mạch san bằng, mạch khôi phục dữ liệu và xung đồng hồ trong máy thu quang. Nghiên cứu cải tiến mạch san bằng, mạch khôi phục dữ liệu và xung đồng hồ trong máy thu quang. Nghiên cứu cải tiến mạch san bằng, mạch khôi phục dữ liệu và xung đồng hồ trong máy thu quang. Nghiên cứu cải tiến mạch san bằng, mạch khôi phục dữ liệu và xung đồng hồ trong máy thu quang.
BỘ QUỐC PHÒNG HỌC VIỆN KỸ THUẬT QUÂN SỰ ******* PHẠM MẠNH HÀ PHẠM MẠNH HÀ NGHIÊN CỨU CẢI TIẾN MẠCH SAN BẰNG, MẠCH KHÔI PHỤC DỮ LIỆU VÀ XUNG ĐỒNG HỒ TRONG MÁY THU QUANG Chuyên ngành: Kỹ thuật điện tử Mã số: 9.52.02.03 TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT HÀ NỘI – 2023 CƠNG TRÌNH ĐƯỢC HOÀN THÀNH TẠI HỌC VIỆN KỸ THUẬT QUÂN SỰ- BỘ QUỐC PHÒNG Người hướng dẫn khoa học: PGS.TS Nguyễn Thế Quang PGS.TS Nguyễn Thế Quang Phản biện 1: PGS.TS Bùi Thanh Tùng, Đại học QGHN Phản biện 2: PGS.TS Lê Hải Châu, Học viện CNBCVT Phản biện 3: PGS.TS Đào Thanh Toản, Trường ĐH GTVT Luận án bảo vệ trước Hội đồng chấm luận án cấp Học viện theo Quyết định số 544/QĐ-HV ngày 16/02/2023 Giám đốc Học viện Kỹ thuật Quân sự, họp Học viện Kỹ thuật Quân vào hồi: ngày tháng năm 2023 Có thể tìm hiểu luận án tại: Thư viện Học viện Kỹ thuật Quân Thư viện Quốc gia MỞ ĐẦU Lý chọn đề tài Để đáp ứng nhu cầu trao đổi thông tin tốc độ cao với độ xác cao ngày tăng lên hệ thống thơng tin quang đời chìa khóa để tạo mạng thơng tin băng thông rộng, tốc độ cao Trong hệ thống thơng tin quang điển hình mạch san (EQ: Equalizer) mạch khôi phục liệu, xung đồng hồ (CDR: Clock and Data Recovery) máy thu quang đóng vai trò quan trọng, định trực tiếp chất lượng hệ thống Để chống lại ảnh hưởng kênh truyền người ta sử dụng mạch san để đảo ngược ảnh hưởng kênh truyền liệu Do đặc tính kênh truyền khơng biết trước trình truyền liệu nên mạch san thiết kế sẵn không tối ưu Do mạch san thích nghi trở nên phù hợp Các giải pháp san thích nghi khác chia thành nhóm gồm sử dụng mạch lọc, quản lý độ mở mẫu mắt (Eye Open Monitor), sử dụng đếm; nhiên nghiên cứu cần mạch tương tự phức tạp, hiệu suất mạch phát công suất, mạch phát độ dốc mạch phát đỉnh nhạy với thay đổi trình xử lý, việc san khơng thể thực với sơ đồ mẫu mắt đóng ban đầu dẫn đến hạn chế khả ứng dụng nó, hiệu suất san phụ thuộc nhiều vào mật độ liệu đầu vào, chất lượng san có trả giá với phần cứng sử dụng mạch thích nghi, yêu cầu mạch nhớ số lớn thời gian thích nghi dài Vì cần nghiên cứu mạch san thích nghi khơng phức tạp, không bị hạn chế trường hợp ứng dụng có độ xác cao Trong máy thu quang, mạch CDR nằm sau mạch san đóng vai trị quan trọng, định đến chất lượng khơi phục lại tín hiệu Trong mạch CDR dựa vịng khóa pha (PLL) nghiên cứu thiết kế phổ biến Do khoảng bám tần số hẹp mạch PLL mà hầu hết việc thiết kế mạch CDR yêu cầu thêm mạch phát tần số (FD) Dựa vào phương thức bám tần số mà có hai phương thức CDR gồm CDR sử dụng tần số tham chiếu CDR không sử dụng tần số tham chiếu, sau: Thứ sử dụng xung đồng hồ tham chiếu bên cho việc bám tần số Phương thức đơn giản làm tăng giá thành sản phẩm, tốc độ liệu đầu vào bị giới hạn đến một vài giá trị rời rạc nên khơng thích hợp với u cầu dải rộng tốc độ liệu Thứ hai trích trực tiếp xung đồng hồ từ chuỗi liệu đầu vào mà khơng cần xung đồng hồ tham chiếu bên ngồi Phương pháp có kỹ thuật thực phức tạp có miền ứng dụng rộng hơn, đơn giản, giá thành rẻ triển khai thực tế Vì vậy, phương thức hấp dẫn để nghiên cứu nghiên cứu trước làm tăng thời gian bám tần số, có khoảng bám hạn chế, không đáp ứng với tốc độ liệu đầu vào thay đổi liên tục, độ xác trình bám tần số phụ thuộc mạnh vào mật độ chuyển liệu đầu vào, khiến cho kỹ thuật khơng thích hợp với CDR có mật độ chuyển khác liệu, nhạy với nhiễu xuyên ký tự liệu đầu vào, dựa mẫu huấn luyện nên sử dụng số ứng dụng cụ thể Như vậy, theo hiểu biết nghiên cứu sinh khơng dễ để đạt CDR thỏa mãn đồng thời việc không sử dụng tần số tham chiếu, dải rộng, có khả phát tần số hai hướng tốc độ liệu liên tục Vì cần nghiên cứu mạch CDR đáp ứng tất tiêu chí Xuất phát từ vị trí vai trò mạch EQ CDR máy thu quang, từ việc nghiên cứu vấn đề tồn giải pháp thực san thích nghi khơi phục liệu xung đồng hồ, nghiên cứu sinh lựa chọn đề tài “Nghiên cứu cải tiến mạch san bằng, mạch khôi phục liệu xung đồng hồ máy thu quang” làm đề tài luận án Trong luận án này, nghiên cứu sinh tập trung vào nghiên cứu giải pháp thực san thích nghi kỹ thuật khôi phục liệu xung đồng hồ dải rộng, không sử dụng tần số tham chiếu Kết luận án góp phần vào hồn thiện thiết kế máy thu quang nói riêng, máy thu liệu nối tiếp tốc độ cao nói chung cơng nghệ CMOS (Complementary Metal Oxide Semiconductor) Trong luận án, Nghiên cứu sinh lựa chọn công nghệ CMOS cho thiết kế mạch EQ CDR độ phổ biến rộng rãi, khả tích hợp cao giá thành phù hợp CMOS so với finFET GaAs Mục tiêu nhiệm vụ luận án Mục tiêu luận án nghiên cứu đề xuất mạch san thích nghi mạch khôi phục liệu xung đồng hồ máy thu quang có kiến trúc thực mạch đơn giản, có thời gian bám tần số thời gian thích nghi san ngắn Nhiệm vụ luận án để đạt mục tiêu nêu là: - Đề xuất kỹ thuật san thích nghi sử dụng đếm để nâng cao độ xác san giảm thời gian san thích nghi - Đề xuất mạch khôi phục liệu xung đồng hồ với phương pháp phát tần số có kiến trúc không phức tạp, dải bám tần số rộng, không sử dụng tần số tham chiếu, có khả phát tần số theo hai hướng, có khả đáp ứng với liệu đầu vào có tốc độ thay đổi liên tục có thời gian bám tần số ngắn Đối tượng phạm vi nghiên cứu - Đối tượng nghiên cứu: Mạch san bằng, mạch khôi phục liệu xung đồng hồ máy thu quang hữu tuyến - Phạm vi nghiên cứu: + Kỹ thuật san thích nghi + Kỹ thuật phát tần số mạch khôi phục liệu xung đồng hồ dải rộng, không sử dụng tần số tham chiếu Phương pháp nghiên cứu Luận án kết hợp phương pháp phân tích lý thuyết, thiết kế mơ phần mềm thiết kế chip chuyên dụng, cụ thể: Phương pháp phân tích lý thuyết sử dụng để nghiên cứu, đánh giá giải pháp thực san thích nghi phát tần số máy thu quang, từ đề xuất giải pháp thực nâng cao chất lượng mạch san bằng, mạch khôi phục liệu xung đồng hồ Thiết kế, mô mạch san bằng, mạch khôi phục liệu xung đồng hồ đề xuất phần mềm Cadence để đánh giá chất lượng mạch Đóng góp luận án - Đề xuất mạch san khơng có mạch tương tự phức tạp, sử dụng đếm với liệu lấy mẫu để điều chỉnh thích nghi hệ số khuếch đại mạch san nhằm nâng cao độ xác san đạt thời gian thích nghi ngắn Đóng góp trình bày cơng trình [C2] - Đề xuất mạch khơi phục liệu xung đồng hồ có khả bám tốc độ liệu đầu vào thay đổi liên tục, thời gian bám tần số ngắn Đóng góp trình bày cơng trình [J1], [C1], [J2], [C3], [C4] Bố cục luận án Chương “Tổng quan mạch san khôi phục liệu, xung đồng hồ máy thu quang” Chương “Thiết kế mạch san thích nghi sử dụng đếm” Chương “Thiết kế mạch khôi phục liệu xung đồng hồ tốc độ liệu liên tục” CHƯƠNG TỔNG QUAN VỀ MẠCH SAN BẰNG VÀ KHÔI PHỤC DỮ LIỆU, XUNG ĐỒNG HỒ TRONG MÁY THU QUANG 1.1 Kiến trúc máy thu quang Hình 1.2: Kiến trúc máy thu quang Máy thu quang gồm photodiode, mạch Front-end mạch Deserializer Hình 1.2 [40] 1.2 San máy thu quang Dữ liệu truyền qua kênh chịu số tổn hao phụ thuộc tần số tính chất lọc thơng thấp tự nhiên kênh hữu tuyến Điều gây ISI nhiễu bit trước sau với bit truyền ISI không mong muốn máy thu muốn bit truyền không ảnh hưởng đến bit lân cận chúng Ảnh hưởng ISI làm đóng mẫu mắt, dẫn đến việc khơi phục xung đồng hồ liệu trở nên khó khăn làm giảm chất lượng máy thu Để bù cho tổn hao phụ thuộc vào tần số mạch san sử dụng để khắc phục ảnh hưởng kênh truyền liệu thu Các mạch san tuyến tính mạch san phi tuyến hai kiểu san máy thu sử dụng để bù ISI Mạch san tuyến tính làm việc với mẫu mắt liệu đóng hoàn toàn điều kiện tỷ lệ lỗi bit (BER) cao, nhiên ngồi khuếch đại tín hiệu chúng khuếch đại tạp âm tần số cao Ngược lại, mạch san phi tuyến không khuếch đại tạp âm tần số cao cần mẫu mắt liệu ban đầu mở để hoạt động [41] 1.3 Mạch CDR máy thu quang Mạch khôi phục liệu xung đồng hồ (CDR) tạo tín hiệu xung đồng hồ từ luồng liệu nhị phân đầu vào Trong phạm vi nghiên cứu, luận án tập trung vào trình bày kiến trúc mạch CDR dựa PLL Từ nghiên cứu mạch phát pha (PD) FD, kiến trúc mạch CDR dựa PLL hồn chỉnh đạt Mỗi kiến trúc phải bao gồm (a) đạt bám tần số pha để đảm bảo khóa có thay đổi tần số VCO trình xử lý nhiệt độ (b) khôi phục lại liệu bên mạch PD để tránh vấn đề skew hệ thống Trong skew tượng tín hiệu xung đồng hồ tới mạch khác thời điểm khác 1.4 Kết luận Chương Nội dung Chương trình bày tổng quan kiến trúc máy thu phát quang, vị trí, vai trị cấu tạo thành phần mạch EQ mạch CDR giới thiệu Từ đề xuất mạch san thích nghi mạch CDR tốc độ liệu liên tục máy thu quang CHƯƠNG THIẾT KẾ MẠCH SAN BẰNG THÍCH NGHI SỬ DỤNG BỘ ĐẾM 2.1 Kỹ thuật san thích nghi dựa đếm đề xuất Thuật tốn san thích nghi sử dụng đếm [10] dựa nguyên tắc số sườn liệu lớn ảnh hưởng ISI nhỏ ngược lại Nhờ giảm phức tạp thực mạch thời gian thích nghi Tuy nhiên kỹ thuật có độ xác thực san không cao Để nâng cao độ xác thực san bằng, nghiên cứu sinh đề xuất thay đếm trực tiếp số sườn tăng liệu thực đếm số sườn tăng liệu lấy mẫu Hình 2.17 thể so sánh thực san [10] với thực san đề xuất này, biểu diễn miền thời gian chúng thể Hình 2.18 với ảnh hưởng ISI (a) (b) Hình 2.17: (a) Sơ đồ khối nguyên lý san [10], (b) sơ đồ khối nguyên lý san đề xuất Hình 2.18: Biểu đồ miền thời gian Hình 2.17 Trong Hình 2.17(a), liệu đưa trực tiếp vào đếm để đếm số sườn tăng liệu Kết ghi nhận N1 Trong Hình 2.17(b), liệu lấy mẫu xung đồng hồ trước đưa vào đếm Kết ghi nhận N2 Như Hình 2.18, với liệu khơng bị ảnh hưởng ISI (dữ liệu khơng bị biến dạng) số sườn tăng liệu 13, liệu ảnh hưởng ISI việc đếm trực tiếp số sườn tăng liệu cho kết N1 10 đếm số sườn tăng liệu sau lấy mẫu cho kết N2 Điều bị ảnh hưởng ISI liệu bị biến dạng, sườn liệu khơng có chuyển từ mức thấp lên mức cao (tại sườn tăng thứ 4, 11) nên đếm không phân biệt (N1 = 10) việc lấy mẫu liệu bị ISI mạnh dẫn đến thiếu số chuyển mức liệu thu biểu diễn đường nét đứt Hình 2.18 (N2 = 6) Với việc thiếu số giá trị N2 ISI gây (N2 < N1), việc đếm số sườn tăng liệu lấy mẫu nhạy cảm với ISI so với việc đếm trực tiếp số sườn tăng liệu Điều nghĩa việc đếm trực tiếp số sườn tăng liệu cho thực san thường san chưa đủ với liệu chịu ảnh hưởng mạnh ISI Như vậy, kỹ thuật san đề xuất xác [10] Hình 2.19: Sơ đồ khối mạch san thích nghi đề xuất Sơ đồ khối mạch san tuyến tính thời gian liên tục thích nghi (CTLE) thể Hình 2.19 Hình 2.20: Thuật tốn san thích nghi Mạch san thích nghi đề xuất bao gồm CTLE, flip-flop loại D (D-FF), đếm bit, mạch chốt liệu, mạch so sánh, mạch điều khiển số tạo bit điều khiển C[3:0], mạch dao động điều khiển nghi đề xuất với điều kiện để kiểm chứng hiệu đề xuất Hình 2.26: Dữ liệu trước sau thực san Bảng 2.1 thể so sánh hai EQ độ xác Với kỹ thuật san thích nghi đề xuất, độ mở mẫu mắt liệu đạt rộng so với thực [10] Bằng cách đếm sườn liệu lấy mẫu thay đếm trực tiếp sườn liệu, mạch EQ thích nghi đề xuất hoạt động xác mạch EQ [10] Bảng 2.1: So sánh độ xác mạch EQ [10] đề xuất dX (ps) dY (mV) Hệ số khuếch đại CTLE (dB) Mã điều khiển hệ số khuếch đại CTLE C[3:0] Trước san 216 Mạch EQ [10] 185 Mạch EQ đề xuất 230 102 739 772 12 16.8 0010 0100 Bảng 2.2 thể chất lượng so sánh mạch EQ đề xuất với nghiên cứu có kiến trúc san sử dụng CTLE Mạch EQ đề xuất có thời gian thích nghi ngắn so với [9, 10] có dải động điện áp đầu lớn [6, 10] Hơn nữa, mạch EQ đề xuất không sử dụng tần số tham chiếu bên chip [10, 18] Điều tăng khả tích hợp chip cho mạch EQ đề xuất 11 Bảng 2.2: So sánh chất lượng mạch EQ đề xuất với nghiên cứu trước Công nghệ (nm) Nguồn (V) Tốc độ liệu (Gb/s) Kiến trúc san Thời gian thích nghi Dải động điện áp đầu Sử dụng xung đồng hồ tham chiếu bên ngồi Đề xuất (Mơ phỏng) 180 CMOS 1.8 [6] [9] [10] [18] 130 CMOS 1.5 4.7 130 CMOS 1.2 5.4 40 CMOS 1.1 5-20 28 CMOS 0.9 15 CTLE CTLE CTLE CTLE N/A µs 750 mV 18.37 ms N/A CTLE + DFE N/A N/A 772 mV Khơng Khơng Có Khơng 739 mV Có 4.6 µs 2.3 Kết luận chương Trong chương 2, luận án đề xuất kỹ thuật san thích nghi dựa đếm cho liệu lấy mẫu Kết mơ mạch EQ thích nghi đề xuất công nghệ CMOS 180nm cho thấy mạch đạt thời gian thích nghi ngắn nâng cao độ xác san CHƯƠNG THIẾT KẾ MẠCH KHÔI PHỤC DỮ LIỆU VÀ XUNG ĐỒNG HỒ TỐC ĐỘ DỮ LIỆU LIÊN TỤC 3.1 Mạch CDR đề xuất I Trong phần này, luận án đề xuất nguyên lý phát tần số theo hai bước kết hợp vòng bám tần số tinh (FFD) vòng bám tần số thơ (CFD) Trong thay hoạt động độc lập CFD FFD hoạt động đồng thời 12 Hình 3.8: Sơ đồ khối mạch CDR tốc độ liệu liên tục đề xuất Với kiến trúc mạch phát tần số đề xuất, mạch CDR vừa có khả phát thay đổi tốc độ liệu đầu vào, vừa làm việc tốt với dải rộng PRBS khác liệu đầu vào, có khả phát tần số theo hai hướng đạt thời gian bám tần số ngắn Sơ đồ khối mạch CDR bán tốc, không sử dụng tần số tham chiếu đề xuất thể Hình 3.8 Mạch CDR bao gồm mạch CFD cải tiến, mạch FFD cải tiến, mạch phát trạng thái khóa (LD), mạch phát trạng thái khóa (LOLD), mạch tách pha bán tốc bang-bang [18], mạch định để khơi phục liệu, mạch lọc vịng, mạch dao động điều khiển điện áp (VCO) dải rộng hai mạch bơm-sạc (CP1 CP2) Ban đầu, chuyển mạch S1 đóng, S2 mở, FLL làm việc để giảm sai lệch tần số VCO ½ Rb Khi sai lệch đủ nhỏ CDR khóa tần số (xuất tín hiệu LOCK_FD từ mạch LD) chuyển sang bám pha với chuyển mạch S1 mở S2 đóng Tín hiệu LLD từ mạch LOLD xuất Rb thay đổi để bắt đầu vòng bám tần số 3.1.1 Mạch phát tần số thơ đề xuất Hình 3.9 thể mạch CFD đề xuất, bao gồm mạch phát liệu nhanh xung đồng hồ, mạch phát liệu chậm 13 xung đồng hồ, hai cổng OR, D-FF hai ghép kênh (MUX) Hình 3.9: Sơ đồ khối mạch phát tần số thô CFD đề xuất Hai tín hiệu UPF DNF tín hiệu từ đầu mạch FFD Mạch phát liệu nhanh chậm tạo tín hiệu UPC DNC tương ứng Khi liệu nhanh xung đồng hồ, tín hiệu UPC xuất hiện, lấy mẫu D-FF, tạo tín hiệu STOP Dựa vào giá trị tín hiệu STOP mà mạch CFD lựa chọn tín hiệu UP DN tương ứng Nguyên lý hoạt động cụ thể mạch CFD sau: khơng có tín hiệu STOP (STOP = ‘0’): DNFD = DNF + DNC (3.1) UPFD = UPC = (3.2) có tín hiệu STOP (STOP = ‘1’): DNFD = DNF (3.3) UPFD = UPF + UPC (3.4) sai lệch nửa tốc độ liệu đầu vào tần số đầu VCO đủ nhỏ UPC = 0, tức UPFD = UPF, lúc đầu vịng bám tần số thơ tín hiệu vịng bám tần số tinh Như vậy, với cấu trúc đề xuất kết hợp mạch CFD FFD cho phép hai vòng bám tần số thô tinh làm việc đồng thời Kỹ thuật phát liệu nhanh xung đồng hồ dựa việc 14 đếm số sườn chuyển liên tiếp liệu đầu vào chu kỳ xung đồng hồ với chế độ toàn tốc nửa chu kỳ xung đồng hồ với chế độ bán tốc trình bày [19, 31, 32] Khi đó, khoảng điều chỉnh tần số VCO Δf khoảng thời gian Δt xác định theo công thức [32]: ∆𝑡 𝑇𝐶𝐾𝐼 ⁄2−𝑇𝑏 1 5𝑇𝑏 𝐶 𝐼𝐹𝐷_𝑈𝑃 ⁄ 𝑇 𝐶𝐾𝐼 𝑝 𝑏 ∆𝑓 ≈ 4𝐾𝑉𝐶𝑂 𝑇 (3.5) Nếu cố định tham số hệ số khuếch đại VCO (KVCO), dòng bơm-sạc (IFD_UP) mạch CP giá trị tụ điện (CP) mạch lọc vịng khoảng điều chỉnh tần số VCO phụ thuộc chủ yếu vào độ rộng xung UP tạo từ mạch phát liệu nhanh Với cách tiếp cận, độ lệch tần số mạch phát liệu chậm xung đồng hồ phụ thuộc mạnh vào độ rộng xung DN Vì vậy, Nghiên cứu sinh tập trung vào kỹ thuật để mở rộng độ rộng xung UP xung DN cách thêm số thành phần mạch phụ trợ vào sơ đồ mạch phát tần số [35] Bảng 3.2: So sánh hiệu mạch phát liệu nhanh Thời gian Khoảng tần số thay đổi Khoảng tần số KF mô (𝜇s) VCO không mở rộng xung UP (MHz) [35] thay đổi VCO mở rộng xung UP (MHz) 0.4 0.5 0.8 175 243 378 417 401 476 575 615 2.27 1.96 1.52 1.47 Kết so sánh hiệu bám tần số đề xuất thể Bảng 3.2 Bảng 3.3 Trong đó, KF tỷ số khoảng điều chỉnh tần số VCO mạch phát liệu nhanh hơn/ chậm đề xuất mạch phát liệu nhanh hơn/ chậm 15 [35] Có thể thấy rằng, KF ln lớn nên với độ rộng xung UP DN mở rộng mạch CFD bám tăng giảm tần số cải thiện thời gian bám tần số so với [35] Bảng 3.3: So sánh hiệu mạch phát liệu chậm Khoảng tần số thay đổi VCO không mở rộng xung DN (MHz) [35] 57 77 98 116 Thời gian mô (𝜇s) 100 200 300 400 Khoảng tần số thay đổi VCO mở rộng xung DN (MHz) 73 175 276 369 KF 1.28 2.27 2.81 3.18 3.1.2 Mạch phát tần số tinh đề xuất Trong cơng trình nghiên cứu [27, 72], mạch FFD sử dụng DQFD (digital quadri-correlator frequency detector) để phát tần số cho CDR bán tốc Tuy nhiên, mạch FFD yêu cầu pha xung đồng hồ Thông thường, mạch đệm mạch lấy mẫu với nhiều pha xung đồng hồ làm tăng công suất tiêu thụ diện tích chiếm mạch Vì vậy, luận án này, Nghiên cứu sinh đề xuất mạch DQFD bán tốc cải tiến sử dụng hai pha xung đồng hồ Mạch nguyên lý mạch phát tần số tinh (FFD) đề xuất thể Hình 3.15 CKI D DATA CK CKQ D DATA Q Q1 D-FF1 Q CK Q Q CK Q D-FF3 D Q2 D-FF2 Q D Q CK D-FF4 Q Q3 Q3 Q4 Q4 Q1 Q2 Q3 Q4 UPF Q1 Q2 Q3 Q4 DNF Hình 3.15: Mạch nguyên lý mạch FFD đề xuất Mạch FFD bao gồm D-FF cổng AND Khi tốc độ 16 liệu đầu vào nhanh tần số xung đồng hồ mạch FFD tạo xung UP ngược lại tốc độ liệu đầu vào chậm tần số xung đồng hồ mạch tạo xung DN Trong điều kiện khóa, khơng có xung UP DN tạo 3.1.3 Kết mô mạch CDR đề xuất I Mạch CDR đề xuất thiết kế công nghệ CMOS TSMC 180 nm Các tham số mô sau: tốc độ liệu đầu vào Gb/s, tần số dao động thiết lập mạch VCO 580 MHz, dòng CP cho vịng khóa pha 20 µA Kết mơ trình làm việc mạch CDR cho thấy mạch CDR đề xuất làm việc tốt với chất lượng jitter xung đồng hồ khôi phục liệu khôi phục 25 ps 29 ps Thời gian đạt tần số mạch CDR với khoảng bám 420 MHz 2,53 µs Mạch CDR có cơng suất tiêu thụ 43,2 mW với điện áp nguồn cung cấp 1,8 V Bảng 3.4: So sánh chất lượng mạch CDR đề xuất I với nghiên cứu trước [34] [37] 65 Đề xuất (MP) 180 Công nghệ CMOS (nm) 130 [35] (MP) 180 Nguồn (V) Tốc độ liệu (Gb/s) 1.5 1-16 Bán tốc Hai hướng Không Không 1.8 0.2-3 Bán tốc Hai hướng Khơng Khơng 0.65-10.5 Tồn tốc Hai hướng Có Có 1.8 0.3-2.5 Bán tốc Hai hướng Có Khơng 1000 146 @1Gb/s 160 12.9 10 @3Gb/s 37.8 52 23.5 @10Gb/s 26 2.53 25 @2Gb/s 30.2 Kiểu FD Bám tốc độ liệu liên tục Nhạy với ISI liệu đầu vào Thời gian bám tần số (µs) Jitterp-p (ps) Cơng suất tiêu thụ (mW) Kết so sánh chất lượng mạch CDR đề xuất I với nghiên cứu trước Bảng 3.4 Mạch CDR đề xuất có khả 17 bám tần số theo hai hướng, không nhạy với ISI liệu đầu vào có thời gian bám tần số ngắn so với nghiên cứu [34, 35, 37] 3.2 Mạch CDR đề xuất II Sơ đồ khối mạch CDR đề xuất II thể Hình 3.23 Mạch CDR II cải tiến khả phát tần số mạch CDR I cách đề xuất mạch lựa chọn xung điều khiển bám tăng tần số (xung UPF) chia nhỏ dải tần số làm việc VCO với mạch VCO dải mạch lựa chọn dải tần số (FBS) Mạch định Din PD Bán tốc Dữ liệu khôi phục UPph DNph VCO dải rộng CP2 S2 UPFD CFD DNFD CP1 VC1 S1 Cp UPF Lựa chọn xung UP LOCK = 0: S1 đóng, S2 mở LOCK = 1: S1 mở, S2 đóng DNF UPF1 Mạch tạo xung FFD R LD&LoLD CK C1 VC1 Rp UPFD DNFD Vc1max Vc3min R EN LLD D0, D1 FBS R LOCK LLD CKI, CKQ Hình 3.23: Sơ đồ khối mạch CDR với mạch lựa chọn xung điều khiển bám tăng tần số đề xuất 3.2.1 Mạch lựa chọn xung điều khiển bám tăng tần số đề xuất Tốc độ thay đổi tần số xung đồng hồ phụ thuộc vào độ rộng xung UP đầu mạch CFD mạch FFD Trong độ rộng xung UPF đầu mạch FFD tỉ lệ nghịch với tốc độ liệu đầu vào Khi tốc độ liệu cao độ rộng xung UP đầu mạch phát tần số giảm Kết tốc độ tăng tần số xung đồng hồ giảm, tăng thời gian đạt tần số Để khắc phục vấn đề này, Nghiên cứu sinh đề xuất mạch lựa chọn xung điều khiển bám tăng tần số (xung UPF) để thời gian bám tần số ngắn Thay đưa trực tiếp tín hiệu UPF từ đầu mạch FFD vào mạch CFD, mạch lựa chọn 18 xung điều khiển bám tăng tần số đề xuất sử dụng để mở rộng xung UPF cho tốc độ liệu cao Sơ đồ nguyên lý mạch chọn xung điều khiển bám tăng tần số đề xuất Hình 3.24 Để kiểm tra hiệu mạch lựa chọn xung điều khiển bám tăng tần số đề xuất, mô thực với FLL [71] FLL sử dụng mạch lựa chọn xung điều khiển bám tăng tần số với điều kiện Hình 3.24: Mạch chọn xung điều khiển bám tăng tần số đề xuất Bảng 3.5 thể kết so sánh FLL tốc độ thay đổi tần số VCO Với liệu đầu vào Gb/s, dịng bơm-sạc 500µA, điện dung mạch lọc vòng nF, điện áp điều khiển (VC) VCO trường hợp có mạch lựa chọn xung điều khiển bám tăng tần số tăng nhanh trường hợp khơng có mạch lựa chọn xung điều khiển bám tăng tần số Như vậy, với mạch lựa chọn xung điều khiển bám tăng tần số đề xuất, FLL đạt thời gian khóa tần số ngắn 19 Bảng 3.5: So sánh tốc độ thay đổi tần số VCO FLL Thời gian mơ (ns) VC khơng có mạch lựa chọn xung điều khiển bám tăng tần số (mV) [71] VC có mạch lựa chọn xung điều khiển bám tăng tần số (mV) 100 300 500 700 900 530 563 588 623 658 538 586 652 710 757 3.2.2 Mạch lựa chọn dải tần số cho VCO đề xuất Như trình bày Mục 3.1, mạch CDR đề xuất I có chất lượng jitter liệu xung đồng hồ khôi phục không cao, phần hệ số khuếch đại cao mạch VCO dải rộng Vì vậy, để khắc phục vấn đề này, mạch VCO ba dải thiết kế mạch CDR đề xuất II Dựa mối quan hệ tốc độ liệu ngẫu nhiên đầu vào tần số VCO, mạch lựa chọn dải tần số cho VCO ba dải thực với thuật toán lựa chọn dải thể Hình 3.28 BẮT ĐẦU Thiết lập VCO tần số cực tiểu dải Có UPC ? Lựa chọn dải Không Thiết lập VCO tần số cực đại dải Có UPC ? Lựa chọn dải Không Lựa chọn dải KẾT TH ÚC Hình 3.28: Lưu đồ thuật tốn lựa chọn dải tần số VCO Xung UPC đầu mạch phát liệu nhanh mạch CFD sử dụng để định dải tần làm việc VCO UPC xuất tốc độ liệu đầu vào lớn lần tần số VCO 20 3.2.3 Mạch VCO ba dải Mạch VCO dải rộng thiết kế theo kiến trúc vi sai tầng, kiểu vòng với dải tần số lựa chọn bit điều khiển số D0 D1 Mạch VCO làm việc dải tần từ 150 MHz đến 1,6 GHz: dải từ 150 MHz đến 820 MHz, dải từ 800 MHz đến 1,24 GHz dải từ 1,22 GHz đến 1,6 GHz Hình 3.31 Hình 3.31: Kết mơ ba dải tần số VCO dải rộng 3.2.4 Kết mô mạch CDR đề xuất II Mạch CDR tiêu thụ công suất tổng cộng 40,2 mW tốc độ liệu 3,2 Gb/s với điện áp nguồn cấp 1,8 V (b) (a) Hình 3.37: Chất lượng jitter 300 Mb/s (a) xung đồng hồ khôi phục, (b) liệu khơi phục 21 Hình 3.37 Hình 3.38 thể kết mơ dạng sóng khơi phục xung đồng hồ liệu tốc độ liệu đầu vào 300 Mb/s 3,2 Gb/s tương ứng Mạch CDR đề xuất có jitter xung đồng hồ khôi phục liệu khôi phục ps ps tốc độ liệu đầu vào 3,2 Gb/s (b) (a) Hình 3.38: Chất lượng jitter 3.2 Gb/s (a) xung đồng hồ khôi phục, (b) liệu khôi phục Bảng 3.8: So sánh chất lượng CDR đề xuất II với nghiên cứu trước [35] (Mô phỏng) 180 CMOS 1.8 0.2-3 [78] [79] 65 CMOS 0.75-3 180 CMOS 1.8 0.43-3.45 CDR đề xuất (Mô phỏng) 180 CMOS 1.8 0.3-3.2 Hai hướng Hai hướng Hai hướng Hai hướng Có Có Có Có Khơng Khơng Có Khơng 12.9 > 41.6 17.9 2.02 Jitterp-p (ps) 10 @3Gb/s 37.2 @3Gb/s 29.8 @3.45Gb/s @3.2Gb/s Công suất tiêu thụ (mW) 37.8 15.5 26 40.2 Công nghệ (nm) Nguồn (V) Tốc độ liệu (Gb/s) Kiểu FD Bám tốc độ liệu liên tục Nhạy với ISI Thời gian bám tần số (µs) 22 Bảng 3.8 tổng kết chất lượng mạch CDR đề xuất so sánh chất lượng với nghiên cứu trước Mạch CDR đạt dải tần làm việc rộng, không nhạy với ISI liệu đầu vào thời gian đạt tần số ngắn 2,02 µs với khoảng bám 380 MHz 3.3 Kết luận chương Trong chương này, luận án trình bày chi tiết thiết kế hai mạch CDR đề xuất Mạch CDR thứ đề xuất kỹ thuật phát tần số theo hai bước với kết hợp vòng bám tần số thơ vịng bám tần số tinh để đảm bảo vịng bám tần số thơ vịng bám tần số tinh hoạt động đồng thời Mạch CDR có khoảng rộng tốc độ liệu đầu vào, đạt khả phát tần số theo hai hướng, tốc độ liệu đầu vào liên tục, thời gian bám tần số ngắn Mạch CDR thứ hai đề xuất mạch lựa chọn xung điều khiển bám tăng tần số mạch lựa chọn dải tần số cho VCO ba dải để giảm thời gian bám tần số tốc độ liệu đầu vào lớn, đồng thời cải thiện chất lượng jitter xung đồng hồ liệu khôi phục KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN TIẾP THEO Một số kết đạt luận án: Đề xuất kỹ thuật san thích nghi dựa đếm liệu lấy mẫu Sau thiết kế mạch san thích nghi cơng nghệ CMOS 180nm, đánh giá, so sánh với nghiên cứu trước [C2] Phân tích kỹ thuật phát tần số dải rộng, không sử dụng tần số tham chiếu, có khả phát tần số theo hai hướng Từ đề xuất kỹ thuật phát tần số đạt 03 tiêu chí quan trọng mạch CDR dải rộng, phát tần số hướng tốc độ liệu liên tục [J1, C1] Mạch CDR dựa mạch phát tần số đề xuất thiết kế, mô đánh giá Kết cho thấy mạch có kiến 23 trúc đơn giản, thời gian bám tần số ngắn Đề xuất mạch lựa chọn xung điều khiển bám tăng tần số cho xử lý bám tăng tần số mạch lựa chọn dải tần số cho mạch VCO dải rộng [J2, C3, C4] Kết cho thấy thiết kế có hiệu cao tốc độ liệu đầu vào tăng lên, thời gian bám tần số giảm, chất lượng jitter xung đồng hồ liệu khôi phục cải thiện Hướng phát triển luận án Nghiên cứu kết hợp mạch san tuyến tính CTLE mạch san phản hồi định nâng cao chất lượng mạch san thích nghi Tích hợp hồn chỉnh máy thu quang, chế tạo, đo chip Thiết kế chip công nghệ 65nm, 28nm để tăng tần số làm việc mạch Ứng dụng kỹ thuật phát tần số đề xuất để đề xuất kiến trúc mạch CDR vịng đơn có khoảng bám tần số rộng Đề xuất kỹ thuật phát tần số dải rộng, phát tần số hướng, tốc độ liệu liên tục, giảm thời gian đạt tần số Cải tiến mạch phát pha để nâng cao chất lượng liệu khôi phục 24 CÁC CƠNG TRÌNH ĐÃ CƠNG BỐ CỦA TÁC GIẢ [J1] Nguyễn Hữu Thọ, Phạm Mạnh Hà, Lê Thị Luận, Lê Thị Trang, Nguyễn Thế Quang, “Thiết kế mạch khôi phục liệu xung đồng hồ dải rộng, không sử dụng tần số tham chiếu, tốc độ liệu liên tục sử dụng công nghệ CMOS 180 nm”, Tạp chí nghiên cứu KH&CN quân (ISSN 1859 - 1043), vol 10, no 63, tr 46-58, 10/2019 [J2] Ha Manh Pham, quang Thế nguyễn, Thọ Hữu Nguyễn, “Mạch khôi phục liệu xung đồng hồ dải rộng với mạch lựa chọn xung UP”, Journal of Science and Technology on Information and Communications (ISSN 2525 - 2224), Vol Aug, pp 42-48, 2021 [C1] P.M Ha, N.H Tho, H.H Hanh, and N.T Quang, “A Wide-band Reference-less Bidirectional Continuous-Rate Frequency Detector”, in Signal Processing, Telecommunication & Computing (SigTelCom) (pp 25-29), IEEE, March, 2019 [C2] P.M Ha, N.H Tho, and N.T Quang, “An Adaptive ContinuousTime Linear Equalizer Using Sampled Data Edge Counting”, The 2019 19th International Symposim on Communications and Information Technologies (ISCIT) (pp 192-195), IEEE, Sep 2019 [C3] Phạm Mạnh Hà, Nguyễn Hữu Thọ, Lê Thị Luận Nguyễn Thế Quang, “Thiết kế lựa chọn dải tần số cho VCO dải rộng”, REVECIT, 2019 [C4] P.M Ha, N.H Tho, N Thanh and N.T Quang, “An Improved Wide-Band Referenceless CDR with UP Pulse Selector for Frequency Acquisition”, The 2020 International Conference on Advanced Technologies for Communications (ATC) (pp 56-60), 2020 25 ... QUAN VỀ MẠCH SAN BẰNG VÀ KHÔI PHỤC DỮ LIỆU, XUNG ĐỒNG HỒ TRONG MÁY THU QUANG 1.1 Kiến trúc máy thu quang Hình 1.2: Kiến trúc máy thu quang Máy thu quang gồm photodiode, mạch Front-end mạch Deserializer... trị mạch EQ CDR máy thu quang, từ việc nghiên cứu vấn đề tồn giải pháp thực san thích nghi khơi phục liệu xung đồng hồ, nghiên cứu sinh lựa chọn đề tài ? ?Nghiên cứu cải tiến mạch san bằng, mạch khôi. .. lượng mạch san bằng, mạch khôi phục liệu xung đồng hồ Thiết kế, mô mạch san bằng, mạch khôi phục liệu xung đồng hồ đề xuất phần mềm Cadence để đánh giá chất lượng mạch Đóng góp luận án - Đề xuất mạch