Báo cáo thực hành lab chương một theo chuẩn đại học bách khoa thành phố hồ chí minh Bộ xử lý logic về toán học (ALU Arithmetic and Logic Unit) là một mạch tổ hợp để xử lý các tác vụ về logic và toán học dựa trên hai số hạng. Các tác vụ cho ALU thực hiện được điều khiển bằng các ngõ nhập functionselect cụ thể ở đâu dùng tín hiệu “cmd”.
ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA ◄ KHOA ĐIỆN-ĐIỆN TỬ ► BÁO CÁO THỰC HÀNH LAB CHƯƠNG Giảng viên hướng dẫn: Trương Quang Vinh Họ tên MSSV Hoàng Văn Doanh 1912858 Nguyễn Tiến Dũng 1912959 Võ Minh Duy 1910099 Huỳnh Khả Giang 1913184 Lớp Nhóm L02 TP.Hồ Chí Minh, 28 tháng 05 năm 2022 THIẾT KẾ KHỐI ALU BIT Sinh viên thực hiện: Võ Minh Duy Tổng Quan Lý Thuyết 1.1 Giới thiệu Bộ xử lý logic toán học (ALU - Arithmetic and Logic Unit) mạch tổ hợp để xử lý tác vụ logic toán học dựa hai số hạng Các tác vụ cho ALU thực điều khiển ngõ nhập function-select cụ thể đâu dùng tín hiệu “cmd” 1.2 Thiết kế cấp độ Specification A Sơ đồ khối B Giới thiệu chung cách thức hoạt động - Khối input: + A, B: liệu đầu vào bit + Cmd: Tín hiệu control bit, - Khối xử lý: + Khối cộng bit + Khối and bit + Khối or bit + Khối xor bit - Khối output: + Cmd = 00: Ngõ phép cộng A + B + Cmd = 01: Ngõ phép A AND B (A&B) + Cmd = 10: Ngõ phép A OR B (A|B) + Cmd = 11: Ngõ phép A XOR B (A^B) C Lên ý tưởng thiết kế - Việc hình thành sơ đồ giải thuật dẫn đến hình thành khối thiết kế - Hình thành khối cấp cổng: add_1bit, and_1bit, or_1bit, xor_1bit - Hình thành khối cấp cổng: add_4bit, and_4bit, or_4bit, xor_4bit từ khối 1bit - Hình thành khối ALU từ khối -Kết hợp tín hiệu ngõ vào, ngõ kèm điều kiện “cmd” Thực thiết kế 2.1 Mạch thiết kế cấp cổng dùng Verilog 2.1.1 Khối adder_4bit hình thành từ khối adder_1bit: Khối add bit Khối add bit 2.1.2 Khối and_4bit hình thành từ khối and_1bit: Khối and bit Khối and bit 2.1.3 Khối or_4bit hình thành từ khối or_1bit: Khối or bit Khối or bit 2.1.4 Khối xor_4bit hình thành từ khối xor_1bit: Khối xor bit Khối xor bit 2.1.5 File lab_rtl.flist File lab_rtl.flist 2.2 Kiểm định RTL A Testtop File testtop.v File lab_ben.flist B File makefile File Makefile Sau chạy makefile: - Cột delay trường hợp “cmd” - Cột thứ 2: + Cmd: 00 thực phép ADD + Cmd: 01 thực phép AND + Cmd: 10 thực phép OR + Cmd: 11 thực phép XOR - Cột thứ 3: giá trị input X - Cột thứ 4: giá trị input Y - Cột thứ 5: giá trị output ol (x: giá trị không xác định) - Cuối cùng: giá trị output S C Quan sát dạng sóng phần mềm DVE Quan sát dạng sóng phần mềm DVE 2.3 Synthesis (Tổng hợp) A File dc_command.src -set search_path: Đường dẫn trỏ tới file library cho thiết kế: thông tin standard cell, unit attributes, process, voltage, temperature operation, Vth, delay of cell, … -set target_library: Chọn thư viện để thực thi cho thiết kế (Công nghệ 65mn, Vth: high voltage threshold, Process: fast fast, Voltage: 1.32V, Temperature: 0oC) chọn file dạng mã hóa nhị phân - Command Analyse –format (định dạng file kiểu verilog or vhdl): Phân tích khối verilog cụ thể vừa tạo trả kết mẫu vào thư viện cụ thể có dạng specialize alaborate có khả kết hợp tồn thiết kế - Command Elaborate design_name: Tạo thiết kế từ định dạng trung gian module Verilog, thực thể kiến trúc VHDL VHDL cấu hình - Command current_design: Thiết kế - Command compile_ultra: + Compile: Biểu diễn toonge hợp logic_level gate_logic optimization thiết kế + Compile_ultra: Biểu diễn high-effort thiết kế cho chất lượng kết tốt (QoR) - Command ceport_area: Hiển thị thông tin area cho design instance - Command ceport_timing: Hiển thị thông tin timing cho thiết kế - Command ceport_constraint: Hiển thị ràng buộc thiết kế - Command ceprort_qor: Hiển thị thông tin QoR statistics design (timing path groups, DRV, tổng cell, area, constrains,…) File dc_command.src B Sau Synthesis File lab_synth.netlist.v C.File report.timing File report.timing File report.por 2.4 Kiểm định netlist Sử dụng tool Formality: Đang thực LoadFile file thành phần A Capture hình thông báo Formality sau chạy Matching B Capture hình thơng báo Formality sau chạy Verify Kết luận - Sau thực khối ALU chức giúp sinh viên ôn lại kiến thức code verilog biết môi trường làm việc sau - Giúp sinh viên hiểu bước đầu trình thiết kế vi mạch - Giúp sinh viên nắm tool bước thiết kế vi mạch - Nắm cách sử dụng Linux lợi lớn để xin việc sau - Mạch thiết kế ALU dạng khối ALU, chức dạng đơn giản, khơng có nhiều chế độ tính tốn, nhiên với số cá nhân không nhớ syntax verilog trở ngại - Việc xây dựng khối ALU dựa khối khác - Sinh viên chưa làm quen với Linux đặt biệt flow thiết kế gặp nhiều khó khăn Phụ lục ➔ Link drive chứa video file tài nguyên: https://drive.google.com/drive/folders/1wSKtdwAZvsw0LREqqmU2fMnMHocDT-AD?usp=sharing Tài liệu tham khảo (nếu có) [1] Tài liệu hướng dẫn thí nghiệm Quy trình thiết kế vi mạch số [2] Thiết kế khối ALU bit đơn giản môi trường self test, random test sử dụng UVM [3] Verilog code for Arithmetic Logic Unit (ALU) ... Lên ý tưởng thiết kế - Việc hình thành sơ đồ giải thuật dẫn đến hình thành khối thiết kế - Hình thành khối cấp cổng: add_1bit, and_1bit, or_1bit, xor_1bit - Hình thành khối cấp cổng: add_4bit, and_4bit,... 2.1.2 Khối and_4bit hình thành từ khối and_1bit: Khối and bit Khối and bit 2.1.3 Khối or_4bit hình thành từ khối or_1bit: Khối or bit Khối or bit 2.1.4 Khối xor_4bit hình thành từ khối xor_1bit:... khối 1bit - Hình thành khối ALU từ khối -Kết hợp tín hiệu ngõ vào, ngõ kèm điều kiện “cmd” Thực thiết kế 2.1 Mạch thiết kế cấp cổng dùng Verilog 2.1.1 Khối adder_4bit hình thành từ khối adder_1bit: