VHDL pot

VHDL - VHDL là ngôn ngữ mô tả phần cứng. - VHDL viết tắt của VHSIC (Very High Speed Integrated Circuit) Hardware Description Language - VHDL không phân biệt chữ viết hoa và chữ thường. databus Databus DataBus DATABUS - VHDL là ngôn ngữ “đònh dạng tự do”. if (a=b) then if (a=b) then if (a = b) then Basic Design Methodology Requirements SimulateRTL Model Gate-level Model Synthesize Simulate Test Bench ASIC or FPGA Place & Route Timing Model Simulate Thuật ngữ COMPONENT: - Là khái niệm trung tâm mô tả phần cứng bằng VHDL để biểu diễn các cấp thiết kế từ cổng đơn giản đến 1 hệ thống phức tạp. - Mô tả component bao gồm ENTITY và ARCHITECTURE. - Mô tả component bao gồm ENTITY và ARCHITECTURE. d0 d1 y sel mux2to1 a b z nand2 Mã VHDL cơ bản LIBRARY khai báo thư viện ENTITY thực thể ARCHITECTURE kiến trúc Ví dụ: Mã VHDL mô tả component NAND 2 ngõ vào LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY nand_gate IS PORT( a : IN STD_LOGIC; b : IN STD_LOGIC; z : OUT STD_LOGIC); END nand_gate; ARCHITECTURE model OF nand_gate IS BEGIN z <= a NAND b; END model; a b z LIBRARY LIBRARY ieee; USE ieee.std_logic_1164.all; - LIBRARY: khai báo thư viện ieee - USE: sử dụng các đònh nghóa gói (package) std_logic_1164 ENTITY nand_gate IS PORT( a : IN STD_LOGIC; b : IN STD_LOGIC; z : OUT STD_LOGIC); END nand_gate; ENTITY - ENTITY: đặt tên cho entity (nand_gate) - PORT: khai báo các chân xuất/nhập * Tên port (portname): a, b, z * Kiểu port (mode): IN, OUT * Kiểu tín hiệu (type): STD_LOGIC a b z Mô tả các tín hiệu xuất/nhập của khối component * Các kiểu chân PORT I/0 IN: dữ liệu đi vào entity qua port và có thể được đọc trong entity. OUT: dữ liệu xuất ra ngoài entity qua chân port. Port OUT không thể đọc về lại entity. INOUT: là port 2 chiều, cho phép dữ liệu đi vào hoặc ra. BUFFER: tương tự port OUT, nhưng được phép đọc lại bởi entity. IN IN IN OUT BUFFER OUT INOUT ARCHITECTURE ARCHITECTURE model OF nand_gate IS BEGIN z <= a NAND b; END model; - ARCHITECTURE: đặt tên cho architecture (model) Mô tả thiết kế bên trong của khối, chỉ rõ mối quan hệ giữa các ngõ vào và ngõ ra. - Có 3 loại mô tả architecture * Mô tả cấu trúc (Structural) * Mô tả luồng dữ liệu (Dataflow) * Mô tả hành vi (Behavioral) a b z ĐỐI TƯNG DỮ LIỆU (Data object) * Tín hiệu (signal): biểu diễn cho các dây kết nối của mạch. Nó được khai báo trong phần PORT của khai báo entity hoặc trong phần đầu trong architecture (trước BEGIN). SIGNAL signal_name : signal_type; * Biến (Variable): được khai báo và sử dụng trong process. Biến không phải là tín hiệu logic thật. VARIABLE variable_name : variable_type; * Hằng số (Constant): giữ một giá trò không được thay đổi CONSTANT constant_name : constant_type; SIGNAL a : std_logic; VARIABLE b : std_logic; CONSTANT max : integer; Các đối tượng dữ liệu có thể được đặt giá trò đầu, khai báo sau phần khai báo kiểu dữ liệu _type:= value; CONSTANT max : integer : = 25; - Lệnh gán tín hiệu: signal_name <= expression; a <= NOT b AND c; variable_name := expression; y := NOT a; - Lệnh gán biến: - Biến (Variable) là cục bộ trong process. - Phép gán biến (Variable) cho giá trò tức thời, phép gán của tín hiệu (signal) bò trễ (delay) - Tín hiệu (Signal) có thể quan sát dạng sóng (waveform), nhưng biến (Variable) thì không. * Sự khác nhau giữa Tín hiệu (Signal) và Biến (Variable) . VHDL - VHDL là ngôn ngữ mô tả phần cứng. - VHDL viết tắt của VHSIC (Very High Speed Integrated Circuit) Hardware Description Language - VHDL không phân biệt chữ viết. và ARCHITECTURE. d0 d1 y sel mux2to1 a b z nand2 Mã VHDL cơ bản LIBRARY khai báo thư viện ENTITY thực thể ARCHITECTURE kiến trúc Ví dụ: Mã VHDL mô tả component NAND 2 ngõ vào LIBRARY ieee; USE. Route Timing Model Simulate Thuật ngữ COMPONENT: - Là khái niệm trung tâm mô tả phần cứng bằng VHDL để biểu diễn các cấp thiết kế từ cổng đơn giản đến 1 hệ thống phức tạp. - Mô tả component bao