BÁO CÁO TỔNG HỢP KẾT QUẢ THÍ NGHIỆM MÔN KỸ THUẬT SỐ

ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA: ĐIỆN – ĐIỆN TỬ BÁO CÁO TỔNG HỢP KẾT QUẢ THÍ NGHIỆM MƠN KỸ THUẬT SỐ LỚP L15 – NHÓM Họ tên MSSV Nguyễn Duy Khánh 1911368 Lê Đặng Đăng Khoa 2113752 Nguyễn Bá Lộc 2113961 GVHD: Th.S Trịnh Vũ Đăng Nguyên LAB 1: CÁC CỔNG LOGIC VÀ IC CHỨC NĂNG CƠ BẢN Họ tên: Nhóm Lớp TN: L15 MSSV: 1911368 Ngày: A HƯỚNG DẪN THÍ NGHIỆM: I MỤC TIÊU - Nắm cách sử dụng kit thí nghiệm, phần mềm lập trình - Nắm cách khảo sát thiết kế hàm boolean sử dụng cổng logic - Nắm quy trình mơ tả phần cứng FPGA CHUẨN BỊ II Tự hoàn thành prelab1 trước tham gia buổi học thí nghiệm Khơng hồn thành prelab1 khơng tham gia buổi thí nghiệm, hình thức chép bị xử lý nặng III HƯỚNG DẪN THÍ NGHIỆM THÍ NGHIỆM Mục tiêu: Nắm cách khảo sát hàm boolean sử dụng cổng logic Yêu cầu: Sinh viên thực khảo sát hoạt động hàm 𝑓(𝑥, 𝑦, 𝑧) = 𝑥̅ 𝑦 + 𝑦̅𝑧 điền kết khảo sát vào Bảng 1.1 theo hướng dẫn mục Kiểm tra x y z 0 0 f fTest fnand 0 1 1 x y z 0 0 f fTest fnand 0 0 1 1 1 1 0 0 1 1 1 0 0 1 0 Bảng 1.1 Kết khảo sát hoạt động hàm boolean Kiểm tra: ⮚ Sinh viên tiến hành thay giá trị x, y, z vào hàm 𝑓(𝑥, 𝑦, 𝑧) = 𝑥̅ 𝑦 + 𝑦̅𝑧 cho, điền kết vào cột f Bảng 1.1 ⮚ Sinh viên tiến hành vẽ sơ đồ nguyên lý mạch cần thiết kế Ghi rõ chân IC ⮚ ⮚ Sinh viên tiến hành lắp mạch khảo sát hoạt động hàm, ghi kết vào cột fTest ⮚ Bảng 1.1 (Chèn hình chụp minh chứng sinh viên lắp xong mạch xác nhận GVHD) ⮚ Thực hàm boolean sử dụng cổng NAND ngõ vào, cần sử dụng cổng NAND? Tại sao? ⮚ Sinh viên tiến hành vẽ sơ đồ nguyên lý mạch cần thiết kế (toàn NAND) ⮚ Sinh viên tiến hành lắp lại mạch thực với hàm sử dụng cổng NAND Kết kiểm tra điền vào cột fnand Bảng 1.1 (Chèn hình chụp minh chứng sinh viên lắp xong mạch xác nhận GVHD) THÍ NGHIỆM Mục tiêu: Nắm cách khảo sát hàm boolean sử dụng cổng logic Yêu cầu: Sinh viên thực khảo sát hoạt động hàm cho Bảng 1.2 điền kết khảo sát vào Bảng 1.2 theo hướng dẫn mục Kiểm tra fTest fnor x y z f 0 0 0 0 1 1 0 0 1 1 1 0 0 1 0 1 1 1 1 0 Bảng 1.2: Kết khảo sát hoạt động hàm boolean Kiểm tra: ⮚ Viết biểu thức ngõ f theo ngõ vào x, y, z: ⮚ Sinh viên tiến hành vẽ sơ đồ nguyên lý mạch cần thiết kế Ghi rõ chân IC ⮚ Sinh viên tiến hành lắp mạch khảo sát hoạt động hàm, ghi kết vào cột fTest Bảng 1.2 (Chèn hình chụp minh chứng sinh viên lắp xong mạch xác nhận GVHD) ⮚ Thực hàm boolean sử dụng cổng NOR ngõ vào, cần sử dụng cổng NOR? Tại sao? ⮚ Sinh viên tiến hành vẽ sơ đồ nguyên lý mạch cần thiết kế (toàn NOR) ⮚ Sinh viên tiến hành lắp lại mạch thực với hàm sử dụng cổng NOR Kết kiểm tra điền vào cột fnor Bảng 1.2 (Chèn hình chụp minh chứng sinh viên lắp xong mạch xác nhận GVHD) THÍ NGHIỆM Mục tiêu: Nắm cách khảo sát hàm boolean sử dụng cổng logic Yêu cầu: Sinh viên thực khảo sát hoạt động hàm cho Hình điền kết khảo sát vào Bảng theo hướng dẫn mục Kiểm tra x y z F1 F2 0 0 0 0 0 0 1 1 0 1 1 1 0 1 1 Bảng 1.3: Kết khảo sát Kiểm tra: ⮚ Sinh viên tiến hành lắp mạch khảo sát hoạt động hàm, ghi kết vào cột F1 Bảng 1.3 ⮚ Sinh viên tiến hành vẽ sơ đồ nguyên lý mạch cần thiết kế Ghi rõ chân IC ⮚ Chèn hình chụp minh chứng sinh viên lắp xong mạch xác nhận GVHD: ⮚ Sinh viên tiến hành rút gọn hàm cho Hình 1.14 vẽ lại mạch logic mô tả hàm boolean cho Sinh viên tiến hành lắp mạch khảo sát hoạt động hàm, ghi kết vào cột F2 Bảng 1.3.Rút gọn hàm: Sinh viên tiến hành vẽ sơ đồ nguyên lý mạch cần thiết kế Ghi rõ IC cần sử dụng Chèn hình chụp minh chứng sinh viên lắp xong mạch xác nhận GVHD: ⮚ Từ kết thí nghiệm, sinh viên rút nhận xét 4'b1110: seg_1 = 7'b1111001; default seg_1 = 7'b1111111; endcase end endmodule ➢ Kết mơ dạng sóng ➢ Kết RTL viewer 79 ➢ Sinh viên thực gán chân theo yêu cầu sau đổ lên kit FPGA DE2 Sau ghi nhận kết Gán chân theo mẫu sau: Hai LED đoạn HEX1 (trọng số cao) HEX0 (trọng số thấp) Chân RST SW0 80 81 THÍ NGHIỆM Mục tiêu: Nắm thức mơ tả máy trạng thái sử dụng ngôn ngữ systemverilog thực kiểm tra hoạt động kit FPGA Yêu cầu: Sinh viên tiến hành mô tả hệ sau VHDL sau nạp chương trình xuống kit DE2 để kiểm tra hoạt động: Hệ có ngõ vào (X) ngõ (Z) Ngõ Z = tổng số bit nhận chia hết cho (quy ước 0, 3, 6, 9, … số chia hết cho ) tổng số bit nhận số chẵn (lớn 0) Ghi chú: Sinh viên lựa chọn thiết kế theo máy trạng thái kiểu Mealy Moore Gán chân theo mẫu sau: Ngõ vào X nối với SW0 Tín hiệu CLK nối với xung clock 1Hz (Trong PRELAB) Ngõ Z nối với LED0 Kiểm tra: ➢ Chương trình mơ tả hoạt động thiết kế module LAB4_TN5(input X,input clk, input rst, output Y ,output clk_show, output [2:0]out_state); parameter S0=3'b000, S1=3'b001, S2=3'b010, S3=3'b011, S4 =3'b100, S5 = 3'b101, S6= 3'b110; reg [2:0] pre_state, next_state; logic clock; integer i = 0; assign clk_show = clock; //Các ghi chưa trạng thái //Khối chuyển trạng thái always_ff@(posedge clk) begin i = i + 1; if (i == 25000000) begin clock = ~ clock; 82 i = 0; end end always@(posedge clock) begin if (rst) begin pre_state