THÔNG TIN TÀI LIỆU
Chương THÍT Ḱ PH̀N ĆNG D̀NG FPGA I GÍI THỊU ĆU TŔC FPGA 1.1 FPGA (Field Programmable Gate Array) - Là mạch tích hợp có khả cấu hình lại ngừi thiết kế, thực ćc hàm logic từ đến phức tạp - FPGA cấu thành từ ćc phận: • Ćc khối logic lập trình (logic block) • Hệ thống mạch liên kết lập trình • Khối vào/ra (IO Pads) • Phần tử thiết kế sẵn kh́c DSP slice, RAM, ROM, nhân vi xử lý - Cấu hình FPGA dùng ngôn ngữ mô tả phần cứng HDL (hardware description language), mạch nguyên lý (schematic) Trừng ĐH B́ch Khoa TP.HCM I GÍI THỊU ĆU TŔC FPGA 1.1 FPGA (Field Programmable Gate Array) - Cấu trúc LE (logic element) Cyclone IV (Altera) - LUT : look up table Trừng ĐH B́ch Khoa TP.HCM I GÍI THỊU ĆU TŔC FPGA 1.1 FPGA (Field Programmable Gate Array) - Cấu trúc LAB: (logic array block) • Chứa 16 LE • Tín hiệu điều khiển LAB • Mạch liên kết Trừng ĐH B́ch Khoa TP.HCM I GÍI THỊU ĆU TŔC FPGA 1.1 FPGA (Field Programmable Gate Array) - Họ Cyclone IV Altera Trừng ĐH B́ch Khoa TP.HCM I GÍI THỊU ĆU TŔC FPGA 1.2 CPLD (Complex Programmable Logic Device) - Cấu trúc đơn giản FPGA khối logic FPGA - Bộ nhớ cấu hình EEPROM - Th̀i gian trễ dễ kiểm sót Trừng ĐH B́ch Khoa TP.HCM I GÍI THỊU ĆU TŔC FPGA 1.2 CPLD (Complex Programmable Logic Device) Trừng ĐH B́ch Khoa TP.HCM I GÍI THỊU ĆU TŔC FPGA 1.2 CPLD (Complex Programmable Logic Device) The MAX II CPLD has the following features (MAX II Device Handbook): • Low-cost, low-power CPLD • Instant-on, non-volatile architecture • Standby current as low as 25 μA • Provides fast propagation delay and clock-to-output times • Provides four global clocks with two clocks available per logic array block (LAB) • UFM block up to Kbits for non-volatile storage • MultiVolt core enabling external supply voltages to the device of either 3.3V, 2.5V or 1.8V • MultiVolt I/O interface supporting 3.3-V, 2.5-V, 1.8-V, and 1.5-V logic levels Trừng ĐH B́ch Khoa TP.HCM I GÍI THỊU ĆU TŔC FPGA 1.2 CPLD (Complex Programmable Logic Device) - Họ MAX II Altera Trừng ĐH B́ch Khoa TP.HCM I GÍI THỊU ĆU TŔC FPGA 1.3 FPGA hãng ALTERA - FPGA • SoC FPGA (FPGA + Cortex A9 Dual-Core 800Mhz) • Stratix V, Stratix IV • Arria V, Arria II • Cyclone V, Cyclone IV XILINX - FPGA • Zynq-7000 (FPGA + Cortex A9 Dual-Core 800Mhz) • series FPGAs • Virtex-6, Virtex-5, Virtex-4 • Spartan-6, Spartan-3A, 3E CPLD • MAX V, MAX II CPLD - CoolRunner II Trừng ĐH B́ch Khoa TP.HCM 10 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.1 WR RD chân riêng bi t (kiến trúc Intel) WR RD CS CS Hi-Z Hi-Z D[7:0] D[7:0] Hi-Z Hi-Z A[7:0] A[7:0] 74574 74573 11 D0 D1 D2 D3 D4 D5 D6 D7 LE OE Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 19 18 17 16 15 14 13 12 11 D1 D2 D3 D4 D5 D6 D7 D8 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 CLK OE Trừng ĐH B́ch Khoa TP.HCM 19 18 17 16 15 14 13 12 74244 11 13 15 17 19 A1 A2 A3 A4 A5 A6 A7 A8 1OE 2OE Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 74245 18 16 14 12 3 19 A0 A1 A2 A3 A4 A5 A6 A7 B0 B1 B2 B3 B4 B5 B6 B7 18 17 16 15 14 13 12 11 DIR G 12 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.1 WR RD chân riêng bi t (kiến trúc Intel) - Sơ đồ kết nối qú trình đọc liệu 74LS245 74LS244 11 13 15 17 RD CS 1 19 A1 A2 A3 A4 A5 A6 A7 A8 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 1OE 2OE Trừng ĐH B́ch Khoa TP.HCM 18 16 14 12 RD CS 19 A0 A1 A2 A3 A4 A5 A6 A7 B0 B1 B2 B3 B4 B5 B6 B7 18 17 16 15 14 13 12 11 DIR G 13 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.1 WR RD chân riêng bi t (kiến trúc Intel) - Sơ đồ kết nối qú trình ghi liệu 74LS574 74LS573 WR CS 11 D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 LE OE Trừng ĐH B́ch Khoa TP.HCM 19 18 17 16 15 14 13 12 WR CS 11 D1 D2 D3 D4 D5 D6 D7 D8 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 19 18 17 16 15 14 13 12 CLK OE 14 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.1 RD WR chân riêng bi t (kiến trúc Intel) * Ví dụ 1: Giải mã dùng IC 74138 - Phần cứng đừng địa A7-A0, U1 đừng liệu D7-D0 Giải mã ćc ngoại vi sau: A • ADC: kênh bit B C • DAC: kênh bit G1 • PWM: kênh bit G2A G2B • Encoder: kênh bit • DI: kênh bit Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 15 14 13 12 11 10 74LS138 Trừng ĐH B́ch Khoa TP.HCM 15 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.1 RD WR chân riêng bi t (kiến trúc Intel) * Ćc bước thực - Bức 1: Tính số kênh lớn module để x́c định số địa cần giải mã cho ćc kênh kênh -> cần đừng địa A[2:0] - Bức 2: Tính số module để x́c định số địa cần giải mã cho ćc module (Không cần ǵn địa liên tục cho ćc module) module -> cần đừng địa A[5:3], A[6:4], A[7:5] - Bức 3: Vẽ sơ đồ kết nối module: kết nối địa giải mã liệu tới ćc module, x́c định địa module - Bức 4: Vẽ sơ đồ kết nối kênh: kết nối địa liệu ćc kênh module X́c định địa kênh module Trừng ĐH B́ch Khoa TP.HCM 16 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.1 RD WR chân riêng bi t (kiến trúc Intel) - Sơ đồ kết nối module CS_ADC: 0x00 – 0x03 CS_DAC: 0x10 – 0x11 CS_PWM: 0x20 – 0x25 CS_ENC: 0x30 – 0x35 CS_DI: 0x40 – 0x41 Trừng ĐH B́ch Khoa TP.HCM 17 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.1 RD WR chân riêng bi t (kiến trúc Intel) - Sơ đồ kết nối kênh CS_DI1: 0x40 CS_DI2: 0x41 Trừng ĐH B́ch Khoa TP.HCM 18 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.1 RD WR chân riêng bi t (kiến trúc Intel) * Ví dụ 2: - Phần cứng đừng địa A7-A0, đừng liệu D7-D0 Giải mã ćc ngoại vi sau: U1 • ADC: 16 kênh bit 15 • DAC: kênh bit A Y 14 B Y • PWM: kênh bit 13 Y 12 C • Encoder: kênh bit Y 11 Y 10 G1 • DI: kênh bit Y5 G2A G2B Y6 • DO: kênh bit Y7 • CAP: kênh bit • SPI: kênh 74LS138 • I2C: kênh Trừng ĐH B́ch Khoa TP.HCM 19 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.2 Tín hi u WR RD chân (kiến trúc Motorola) STROBE STROBE RD/WR RD/WR Hi-Z D[7:0] Hi-Z D[7:0] Hi-Z A[7:0] Hi-Z A[7:0] Giản đồ ghi liệu Giản đồ đọc liệu - Chuyển đổi Giao tiếp RD/WR chân -> Giao tiếp RD, WR chân riêng biệt? Trừng ĐH B́ch Khoa TP.HCM 20 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.2 Tín hi u WR RD chân (kiến trúc Motorola) STROBE D[7 0] D[7 0] A[7 0] A[7 0] RD/WR Hi-Z D[7:0] Hi-Z A[7:0] STROBE WR/RD STROBE CONVERTER RD WR CS RD/WR Hi-Z D[7:0] Hi-Z A[7:0] Trừng ĐH B́ch Khoa TP.HCM 21 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.2 Tín hi u WR RD chân (kiến trúc Motorola) - Giao tiếp cồng ḿy in LPT chuẩn EPP (Enhanced Parallel Port) Trừng ĐH B́ch Khoa TP.HCM 22 II GIẢI MÃ ĐỊA CH PH̀N ĆNG 2.3 Độ rộng li u khác - Phần cứng đừng địa A7-A0, đừng liệu D7-D0 Giải mã ćc ngoại vi sau: • ADC: kênh 12 bit • DAC: kênh 12 bit • PWM: kênh 10 bit • Encoder: kênh 16 bit • DI: kênh bit • DO: kênh bit U14 31 19 18 12 13 14 15 EA/VP X1 X2 P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7 RESET INT0 INT1 T0 T1 P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7 P2.0 P2.1 P2.2 P2.3 P2.4 P2.5 P2.6 P2.7 RD WR PSEN ALE/P TXD RXD 39 38 37 36 35 34 33 32 21 22 23 24 25 26 27 28 17 16 29 30 11 10 AT9C52 Trừng ĐH B́ch Khoa TP.HCM 23 III SỬ DỤNG QUARTUS/ BLOCK DIAGRAM 3.1 Qui trình thực hi n Trừng ĐH B́ch Khoa TP.HCM 24 III SỬ DỤNG QUARTUS/ BLOCK DIAGRAM 3.1 Qui trình thực hi n - Tạo project mới: File -> New project wizard - Thiết kế dùng sơ đồ nguyên lý: File -> New -> Block Diagram / Schematic File - Biên dịch mạch thiết kế: Processing -> Start Compilation - Ǵn chân tín hiệu vào, tín hiệu ra: Assignments -> Assignment Editor - Mô mạch thiết kế: File -> New -> Vector Waveform File - Lập trình cấu hình FPGA: Tools -> Programmer - Kiểm tra mạch Trừng ĐH B́ch Khoa TP.HCM 25 III SỬ DỤNG QUARTUS/ BLOCK DIAGRAM 3.2 Liên kết khối - Tạo filet mới: File -> New -> Block Diagram / Schematic File - Đóng gói file thành khối (module): File -> Create/Update -> Create Symbol File for Current File - Sử dụng khối vừa tạo Schematic File khác: Double Click -> Libraries Trừng ĐH B́ch Khoa TP.HCM 26 ... PH? ?N C? ?NG 2.1 RD WR ch? ?n ri? ?ng bi t (ki? ?n tr? ?c Intel) * C? ?c bư? ?c th? ?c - Bư? ?c 1: T? ?nh số kênh l? ?n module để x? ?c định số địa c? ? ?n giải mã cho c? ?c kênh kênh -> c? ? ?n đư? ?ng địa A[2:0] - Bư? ?c 2: T? ?nh... GÍI THỊU C? ?U TR? ?C FPGA 1.1 FPGA (Field Programmable Gate Array) - Là mạch t? ?ch hợp c? ? khả c? ??u hình lại ng? ?̀i thi? ?t kế, th? ?c c? ?c hàm logic t? ?? đ? ?n ph? ?c t? ??p - FPGA c? ??u thành t? ?? c? ?c ph? ?n: • C? ?c khối... ĐỊA CH PH? ?N C? ?NG 2.1 RD WR ch? ?n ri? ?ng bi t (ki? ?n tr? ?c Intel) - Sơ đồ k? ?t n? ??i kênh CS_DI1: 0x40 CS_DI2: 0x41 Trư? ?ng ĐH B́ch Khoa TP.HCM 18 II GIẢI MÃ ĐỊA CH PH? ?N C? ?NG 2.1 RD WR ch? ?n ri? ?ng bi t (kiến
Ngày đăng: 23/12/2022, 09:32
Xem thêm: