(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM

(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM(Luận văn thạc sĩ) Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM

LỜI CAM ĐOAN Tơi cam đoan cơng trình nghiên cứu Các số liệu, kết nêu luận văn trung thực chƣa đƣợc cơng bố cơng trình khác Tp Hồ Chí Minh, ngày 18 tháng 09 năm 2015 Học viên Đào Ái Quốc ii LỜI CẢM ƠN Đề tài luận văn hoàn thành thời gian quy định đạt đƣợc kết nhƣ mong đợi Để đạt đƣợc kết này, xin gửi lời cảm ơn chân thành đến thầy hƣớng dẫn, thầy Võ Minh Hn Thầy tận tình giúp đỡ tơi q trình nghiên cứu hồn thành đề tài Bên cạnh đó, tơi xin gửi lời cảm ơn đến bạn học viên giúp đỡ, góp ý cho tơi trình nghiên cứu TP HCM, Ngày 18tháng 09 năm 2015 Học viên Đào Ái Quốc iii TÓM TẮT Kỹ thuật giảm cơng suất dịng rị mạch vấn đề quan tâm đa số nghiên cứu Rò rỉ cao mạch CMOS điện áp ngƣỡng thấp ảnh hƣởng nghiêm trọng đến việc tiêu thụ lƣợng.Công nghệ Power Gating đƣợc sử dụng để thiết kế mạch tiêu thụ lƣợng thấp Kỹ thuật Power Gating kỹ thuật phát triển để giảm dòng rò chế độ ngủ cách tắt PMOS NMOS đƣợc cấu hình với điện áp ngƣỡng cao Trong luận văn này, ngƣời thực sử dụng kỹ thuật Dual-Switch Power Gating (DSPG)áp dụng mạch cộng 32-bit Carry Look Ahead Bằng cách sử dụng kỹ thuật DSPG này, mạch cộng 32-bit đạt đƣợc mức tiêu thụ lƣợng thấp bảo toàn liệu chế độ ngủ Ngƣời thực thiết kế so sánh kỹ thuật DSPG với kỹ thuật Power Gating thông thƣờng (CPG), Power Gating tái sử dụng điện tích (CRPG), sử dụng cộng nghệ 45 nm.Với kỹ thuật DSPG, mạch cộng 32-bit giảm đƣợc cơng suất tiêu thụnăng lƣợng rị rỉ lên 26% thời gian ngủ ngắn 33,63% thời gian ngủ dài so với CRPG, giảm đến 66% thời gian ngủ ngắn 53,77% thời gian ngủ dài so với mạch CPG.Các mạch Benchmark C432, C499, C880 đƣợc áp dụng để so sánh phân tích Kết mơ cho thấy kỹ thuật DSPG có hiệu việc thiết kế mạch ứng dụng công suất thấp Từ khóa: Power Gating, cơng suất thấp, dịng rị, CMOS iv ABSTRACT Circuit techniques reducing leakage power in circuits is a matter of concern of the majority of the current study High leakage in low Vth CMOS circuits severely affects consumption of energy Power gating technology has been used to design the low power consumption circuits Power Gating is a technique developed to reduce the leakage current when the circuit sleep mode by turning off the PMOS or NMOS is configured with high threshold voltage In this thesis, the person usesDual-Switch Power Gating (DSPG) technique to apply 32-bit Carry Look Ahead (CLA) Adder By using this DSPG technique, the 32-bit CLA adder achieve low power consumption and still preserve data in sleep mode The person designed and compared the 32-bit CLA circuit in retention mode of the conventional Power Gating (CPG), charge recycling Power Gating (CRPG), DSPG in term of the power consumption using the 45 nm Predictive Technology Model With DSPG technique, the 32-bit CLA adder can reduce the standby leakage power consumption up to 26% in short sleep time and 33,63% in long sleep time compared to CRPG, and up to 66% in short sleep time and 53,77% in long sleep time compared to the CPG.The Benchmark circuits such as C432, C499, C880 are also applied to analyze and compare in term of power consumption The comparison results based on the Benchmark circuits show that DSPG technique is very effective in low power applications Keywords: Power gating, low power, leakage current, CMOS v MỤC LỤC Trang LÝ LỊCH KHOA HỌC i LỜI CAM ĐOAN ii LỜI CẢM ƠN iii TÓM TẮT iv ABSTRACT v MỤC LỤC vi LIỆT KÊ HÌNH ix LIỆT KÊ BẢNG xi LIỆT KÊ CÁC TỪ VIẾT TẮT xii CHƢƠNG TỔNG QUAN .1 1.1Tổng quan lĩnh vực nghiên cứu 1.2Các kết nghiên cứu nƣớc 1.3Mục đích đề tài 1.4Nhiệm vụ đề tài giới hạn đề tài 1.4.1Nhiệm vụ đề tài 1.4.2Giới hạn đề tài 1.5Phƣơng pháp nghiên cứu CHƢƠNG CƠ SỞ LÝ THUYẾT 2.1Transistor MOSFET .4 2.1.1 Cấu tạo MOSFET 2.1.2 Nguyên lý hoạt động MOSFET 2.2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) .7 2.3 Mạch Benchmark vi 2.3.1 Benchmark C432 2.3.2 Benchmark C499 10 2.3.3 Benchmark C880 10 2.4 Công suất tiêu thụ transistor CMOS .11 2.4.1 Dòng rò tiếp giáp (IREV) 13 2.4.2 Dòng rò kênh đƣợc gây cổng (IGIDL) .13 2.4.3 Dòng rò đƣờng hầm đến cổng (Gate Direct Tunneling Leakage (IG)) 14 2.4.4 Dòng rò dƣới ngƣỡng (ISUB) .14 2.5 Công nghệ Low Power 14 2.5.1 Khái niệm 14 2.5.2 Tại phải sử dụng Low power .14 2.5.3 Các công nghệ Low power .15 2.6 Công nghệ Power-gating .16 2.6.1 Tổng quan 16 2.6.2 Các thông số .16 2.7 Công nghệ 45 nm 17 CHƢƠNG 19 KỸ THUẬT THIẾT KẾ MẠCH GIẢM CƠNG SUẤT RỊ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45 nm 19 3.1 Power Gating NMOS đơn 20 3.2 Kỹ thuật CPG với chế độ giữ 21 3.3 Kỹ thuật CRPG với chế độ giữ 22 3.4 Kỹ thuật Dual-Switch Power Gating 24 CHƢƠNG 26 KẾT QUẢ MÔ PHỎNG 26 4.1 Kết mô áp dụng mạch cộng 32 bit .26 4.2 Kết mô áp dụng mạch Benchmark .44 vii CHƢƠNG 48 KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN 48 TÀI LIỆU THAM KHẢO 50 PHỤ LỤC 52 Paper 01: Ai-Quoc Dao, Minh-Huan Vo, “A novel charge recycling technique for saving leakage power in low Vth CMOS circuits”, International Conference on Green Technology and sustainable development, pp.482-485, Oct.2014 Paper 02: Minh-Huan Vo, Ai-Quoc Dao, “Dual Recycled Charge for Saving Leakage Power in Carry Look-Ahead Adder for Low Power Applications”, the 6th International Conference on Integrated Circuits, Design and Verification, IEICE, pp.160-165, Aug.2015 Paper 03: Minh-Huan Vo, Ai-Quoc Dao, “Dual-switch power gating technique with small energy loss, short crossover time, and fast wake-up time for fine-grain leakage controlled VLSIs”, the 2015 International Conference on Advanced Technologies for Communications, IEEE,pp.264-269, Oct.2015 viii LIỆT KÊ HÌNH Trang Hình 2.1:Cấu tạo MOSFET có sẵn kênh loại P Hình 2.2:Sơ đồ nguyên lý MOSFET Hình 2.3:Sơ đồ khối mạch cơng 32 bit .8 Hình 2.4:Sơ đồ khối mạch Benchmark C432 Hình 2.5:Sơ đồ khối mạch Benchmark C499 10 Hình 2.6:Sơ đồ khối mạch Benchmark C880 10 Hình 2.7:Các thành phần công suất tiêu thụ transistor 11 Hình 2.8:Xu hƣớng tiêu thụ cơng suất động rị tổng chip theo ITRS 12 Hình 2.9:Các thành phần dòng rò transistor NMOS .13 Hình 2.10:Q trình phát triển cơng nghệ Low power 15 Hình 3.1:Sơ đồ khối mô mạch 19 Hình 3.2:Power Gating NMOS đơn 21 Hình 3.3:Kỹ thuật Convensional Power Gating .22 Hình 3.4:Kỹ thuật Charge Recycling Power Gating 23 Hình 3.5:Kỹ thuật Dual-Switch Power Gating 24 Hình 4.1:So sánh độ trễ ba mạch sử dụng kỹ thuật CPG, CRPG DSPG .28 Hình 4.2:Mạch sử dụng kỹ thuật CPG Candence .29 Hình 4.3:Các tín dạng sóng mạch sử dụng kỹ thuật CPG Cadence29 Hình 4.4:Mạch sử dụng kỹ thuật CRPG Candence 31 Hình 4.5:Các tín dạng sóng mạch sử dụng kỹ thuật CRPG Cadence.31 Hình 4.6:Mạch sử dụng kỹ thuật DSPG Candence 32 Hình 4.7:Các tín dạng sóng mạch sử dụng kỹ thuật DSPG Cadence .32 Hình 4.8:Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 45 nm 34 ix Hình 4.9:Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 750C với công nghệ 45 nm 35 Hình 4.10:Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 32 nm 38 Hình 4.11:Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 750C với công nghệ 32 nm 39 Hình 4.12:Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 22 nm 40 Hình 4.13:Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 750C với công nghệ 22 nm 41 Hình 4.14:Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 16 nm 42 Hình 4.15:Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 750C với công nghệ 16 nm 43 Hình 4.16:Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 45 nm áp dụng mạch Benchmark C432 45 Hình 4.17:Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG tại270C với công nghệ 45 nm áp dụng mạch Benchmark C499 46 Hình 4.18:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 45 nm áp dụng mạch Benchmark C880 46 x LIỆT KÊ BẢNG Trang Bảng 4.1: Bảng kết so sánh độ trễ kỹ thuật CPG, CRPG DSPG thay đổi kích thƣớc cổng cơng tắc NMOS 27 Bảng 4.2: Bảng kết công suất tiêu thụ P1, P2 P3 thời gian ngủ nhiệt độ 270C 34 Bảng 4.3: Bảng kết công suất tiêu thụ P1, P2 P3 thời gian ngủ nhiệt độ 750C 35 Bảng 4.4: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG CRPG 27oC, 45 nm PTM 36 Bảng 4.5: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG CRPG 75oC, 45 nm PTM 37 Bảng 4.6: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG CRPG 27oC, 32 nm PTM 39 Bảng 4.7: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG CRPG 75oC, 32 nm PTM 40 Bảng 4.8: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG CRPG 27oC, 22 nm PTM 41 Bảng 4.9: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG CRPG 75oC, 22 nm PTM 41 Bảng 4.10: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG CRPG 27oC, 16 nm PTM 43 Bảng 4.11: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG CRPG 75oC, 16 nm PTM 44 Bảng 4.12: Bảng so sánh kích thƣớc mạch sử dụng kỹ thuật Power Gating đƣợc mô 45 Bảng 4.13: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG CRPG 27oC, 45 nm áp dụng mạch Benchmark 46 xi Phụ lục Đánh tên thư viện muốn lưu vào Name  Nhấn OK 10 Cửa sổ Technology File for….Chọn Don’t need a techfile Nhấn OK Phụ lục Lưu ý: Nếu không chọn sang mục Don’t need a techfile chưa tắt cửa sổ báo lỗi mục 11 Tại cửa sổ Library Manager, chọn thư viện tạo → File → Cell View Cửa sổ Create New File ra: Library Name: chọn tên thư viện tạo trước Cell Name: tên cần thiết kế Tool: chọn Composer-Schematic Nhấn OK Phụ lục 12 Màn hình làm việc Cadence ra: Phụ lục 13 Tiến hành lấy linh kiện ra, có cách: Vào Add → Instance Nhấp vào hình IC cơng cụ nằm bên trái chương trình Ấn phím “I” bàn phím 14 Vào thư viện ISL_LIB tiến hành chọn pfet nfet Nfet: Library: ISL_LIB > Cell: nfet > View: symbol Pfet: Library: ISL_LIB > Cell: pfet > View: symbol Phụ lục 15 Tương tự, tiến hành lấy nguồn xung, nguồn áp GND thư viện analogLib Nguồn Xung: Library: analogLib > Cell: Vpluse > View: sysmbol Nguồn áp: Library: analogLib > Cell: Vdc > View: sysmbol GND: Library: analogLib > Cell: gnd > View: sysmbol 16 Lấy Pin ngõ ra, có cách chọn Vào Add → Pin Phụ lục Nhấp vào hình ngõ đầu nhọn màu xám công cụ nằm bên trái chương trình Ấn phím “P” bàn phím 17 Chọn thơng số cho linh kiện, có cách: Ấn chuột chọn Properties Chọn Edit → Properties → Objects Ấn phím “Q” bàn phím Chọn thơng số cho nguồn xung → Nhấp OK Phụ lục Chọn thông số nguồn áp → Nhấp OK Chọn thông số nfet, pfet → Nhấp OK Phụ lục 18 Sau chọn thông số linh kiện xong tiến hành nối dây cho thiết kế: Chọn Add → Wire Ấn Phím “W” bàn phím 19 Sau nối dây xong, Check and Save mạch lại cách ấn vào kí hiệu dấu  nằm cơng cụ phía bên trái Lưu ý: khơng có lỗi khơng xuất thông báo, lỗi thông báo sửa lại theo hướng dẫn Tiếp tục thiết kế cổng logic khác mạch để tạo nên mạch cộng 1bit Phụ lục Mạch cộng bit Phụ lục Mạch cộng 32 bit 20 Tiếp theo, ta tiến hành mơ dạng sóng ngõ Vào Tools → Analog Environment Lưu ý: trình tốn thời gian chờ tùy theo cấu hình máy Phụ lục Chọn Session → Options…, Wareform Tool chọn AWD → Nhấp OK Tiếp theo, chọn Model Library cho mạch: Vào Setup → Model Libraries Phụ lục Tiến hành Browse đến thư mục chứa file model → chọn 45nm.scs Chọn Add → OK Phụ lục Thiết lập khoảng thời gian để xem mô hoạt động mạch: Chọn Analyses → Choose Trong ô Stop time 10u (tùy thuộc vào chu kỳ muốn mô phỏng)→ Accuracy Defaults chọn moderate → Enabled → OK Chạy kiểm tra lỗi: chọn Simulation → Netlist and Run Phụ lục Để xem dạng sóng:Chọn Outputs → To be Plotted → Select On schematic Sau đó, trở hình mạch thiết kế → Nhấp chuột trái vào đường dây tín hiệu muốn xem dạng sóng Bấm chọn Netlist and Run Để tách dạng sóng cho dễ quan sát, ấn vào hình có dạng chuyển đổi cơng cụ bên trái (Switch Axis Mode) S K L 0 ... thiết kế mạch giảm công suất rị vi mạch số dùng cơng nghệ 45nm CHƢƠNG KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RỊ TRONG VI MẠCH SỐ DÙNG CƠNG NGHỆ 45 nm Trong chƣơng này, ngƣời thực trình bày thiết kế. .. Kỹ thuật CRPGvới chế độ giữ Đây thiết kế cho mạch giảm công suất rò vi mạch, thiết kế cải tiến mạch kỹ thuật CPG Đối với kỹ thuật CRPG có nhiều nghiên cứu ứng 22 Chƣơng 3: Kỹ thuật thiết kế mạch. .. bày thiết kế mạch giảm cơng suất rị vi mạch số dùng công nghệ 45 nm Thiết kế áp dụng công nghệPower Gating nhằm giảm cơng suất rị mạch cộng 32 bit Bằng kỹ thuật CPGvà kỹ thuật CRPGtrong chế độ