(TIỂU LUẬN) báo cáo CUỐI kỳ đồ án CHUYÊN NGÀNH điện tử MẠCH ổn áp BOOST ỨNG DỤNG

ĐẠI HỌC ĐÀ NẴNG TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA ĐIỆN TỬ - VIỄN THÔNG - - BÁO CÁO CUỐI KỲ ĐỒ ÁN CHUYÊN NGÀNH ĐIỆN TỬ MẠCH ỔN ÁP BOOST & ỨNG DỤNG GVHD: Th.S Nguyễn Văn Phòng Thành viên: Võ Minh Vương - 106170146 Dương Thị Nghị - 106170111 Lớp: 17DT2 Đà Nẵng, tháng 05 năm 2021 LỜI CẢM ƠN Lời chúng em xin gửi lời cảm ơn chân thành đến thầy, cô Khoa Điện Tử-Viễn Thông; thầy, cô Trường Đại Học Bách Khoa, Đại học Đà Nẵng nhiệt tình giảng dạy, dẫn tạo điều kiện giúp đỡ chúng em trình học tập làm đồ án tốt nghiệp Đặc biệt chúng em xin gửi lời tri ân biết ơn sâu sắc đến thầy Võ Tuấn Minh tận tình giúp đỡ, trực tiếp bảo, hướng dẫn chúng em suốt trình làm đồ án tốt nghiệp Trong thời gian thầy hướng dẫn, chúng em không ngừng tiếp thu thêm nhiều kiến thức bổ ích mà cịn học tinh thần làm việc thái độ nghiên cứu đề tài nghiêm túc, hiệu quả, điều cần thiết cho chúng em tình học tập cơng tác sau Tiếp theo nhóm em xin gửi lời cảm ơn chân thành đến anh, chị công ty TNHH SYNOPSYS Việt Nam, đặc biệt anh Nguyễn Phan Duy Nguyên Với bảo tận tình anh chị cơng ty, q trình thực tập, nhóm em tích lũy nhiều kinh nghiệm thực tế kiến thức chuyên ngành môi trường làm việc chuyên nghiệp Quan trọng rèn luyện ý thức, tác phong, đạo đức tính kỹ luật, điều có ích cho thân chúng em khoảng thời gian tới sau tốt nghiệp để trở thành kỹ sư thực thụ Đề tài nghiên cứu thực dựa kiến thức học trường, kiến thức thực tế thầy cô, anh chị cơng ty dẫn tự tìm hiểu học hỏi qua trang thông tin mạng Do khả thân cịn nhiều hạn chế nên khơng tránh khỏi thiếu sót q trình thực nghiên cứu kính mong đóng góp ý kiến thêm Thầy Cơ để đề tài nhóm em hồn chỉnh Em xin chân thành cảm ơn Đà Nẵng, ngày 24 tháng năm 2022 Sinh viên thực LỜI CAM ĐOAN Tôi xin cam đoan đồ án tốt nghiệp “Mạch truyền tín hiệu vi sai điện áp thấp sử dụng cơng nghệ FinFET” cơng trình nghiên cứu Những phần sử dụng tài liệu tham khảo đồ án nêu rõ phần tài liệu tham khảo Các số liệu, hình ảnh, thơng tin đồ án trung thực tơi tìm hiểu, tham khảo từ nhiều nguồn tư liệu tài liệu công ty cung cấp Đồ án không chép đồ án có từ trước Nếu phát có gian lận tơi xin hồn tồn chịu trách nhiệm chịu kỷ luật nhà trường đề Đà Nẵng, ngày 24 tháng năm 2022 Sinh viên thực DANH SÁCH TỪ VIẾT TẮT LVDS Tín hiệu vi sai điện áp thấp (Low Voltage Differential Signal) TX Khối truyền (Transmitter) USB SNR Cổng kết nối cáp tiêu chuẩn cho máy tính cá nhân thiết bị điện tử tiêu dùng (Universal Serial Bus) Chuẩn bus ổn định dùng cho phương tiện giao thông (Controller Area network) Tỉ số tín hiệu nhiễu (Signal/Noise Ratio) DRC Kiểm tra luật thiết kế (Design Rule Check) LVS FinFET Kiểm tra sai lệch thiết kế vật lý thiết kế nguyên lý (Layout vs Schematic) Transitor hiệu ứng trường (Metal-Oxide Semiconductor FieldEffect Transistor) Transistor hiệu ứng trường vây (Fin Field-Effect Transistor) NMOS Transitor hiệu ứng trường loại N PMOS Transitor hiệu ứng trường loại P CMOS STI Cơng nghệ chế tạo mạch tích hợp, gồm PMOS NMOS (Complementary Metal-Oxide-Semiconductor) Cách ly rãnh nông (Shallow trench isolation) DCD Chênh lệch chu kì xung (Duty Cycle Distortion) tpHL tpLH Thời gian trễ sườn xuống (Propagation Delay time High to Low) Thời gian trễ sườn lên (Propagation Delay time Low to High) trise Thời gian sườn lên (Rising Time) tfall Thời gian sườn xuống (Falling Time) CAN MOSFET CHƯƠNG 1: TỔNG QUAN ĐỀ TÀI 1.1 Giới thiệu chương 1.2 Tính cấp thiết đề tài Ngày nay, cơng nghệ phát triển nhanh địi hỏi đổi tiên tiến để đáp ứng cho ứng dụng có yêu cầu tiêu thụ điện thấp khả chống nhiễu cao cho tốc độ liệu cao Các ứng dụng trung tâm liệu siêu quy mô, 5G ứng dụng học máy nhằm tổ chức, chuẩn bị truyền tải lượng lớn thông tin Theo cách này, điều quan trọng phải thiết kế mạch tích hợp để thực giao tiếp băng thông cao chip bảng mạch Đề tài nhằm mục đích thiết kế phát (TX) đóng vai trị quan trọng việc truyền tín hiệu 1.3 Các giải pháp có thị trường Trong mạch tương tự mạch kỹ thuật số, có phương pháp truyền thơng tin là: tín hiệu đơn cuối (single-ended signalling) tín hiệu vi sai (differential signalling) Tín hiệu đơn cuối: - Cấu trúc liên kết single-ended có ưu điểm cấu trúc đơn giản: dây mang điện áp thay đổi đại diện cho tín hiệu, dây cịn lại nối với điện áp chuẩn, thường nối đất - Tín hiệu single - ended phải trì điện áp tương đối cao để đảm bảo tỷ lệ tín hiệu nhiễu (SNR) thích hợp Điện áp giao diện phổ biến 3,3V 5V - Tín hiệu single-ended tốn để thực so với vi sai, thiếu khả loại bỏ nhiễu gây do: khác biệt mức điện áp đất mạch truyền nhận Cần dây để truyền nhiều tín hiệu Nếu có n tín hiệu, có n + dây, dây cho tín hiệu dây nối đất - Tín hiệu single-ended sử dụng rộng rãi nhìn thấy nhiều tiêu chuẩn truyền phổ biến, bao gồm: giao tiếp nối tiếp RS-232 , I²C, … Tín hiệu vi sai: - Là phương pháp truyền thông tin sử dụng hai đường bổ sung để truyền tín hiệu (hai tín hiệu tạo có cực tính trái ngược nhau, sau truyền liệu tham chiếu hai tín hiệu với nhau) - Nó cho phép truyền thông tin với điện áp thấp hơn, SNR tốt, cải thiện khả miễn nhiễm với nhiễu cấu trúc tốc độ liệu cao - Mặt khác, số lượng dây dẫn tăng lên ( Nếu có n tín hiệu sử dụng 2n dây) hệ thống cần máy phát máy thu chuyên biệt thay IC kỹ thuật số tiêu chuẩn - Ngày nay, tín hiệu vi sai phần nhiều tiêu chuẩn, bao gồm LVDS, USB, CAN, RS-485 Ethernet 1.4 Đề xuất sơ 1.4.1 Giải pháp Nhận thấy khắc phục nhiễu truyền tín hiệu đơn dây quan trọng, nhóm định thực đề tài thiết kế mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET (LVDS) LVDS giao thức truyền tín hiệu tốc độ cao, khoảng cách xa, sử dụng nhiều truyền tin nối tiếp Tín hiệu truyền qua dây lệch pha 180 độ Kiểu truyền giúp giảm thiểu nhiễu nhiễu đánh vào dây tín hiệu, máy thu dễ dàng loại bỏ nhiễu máy thu quan tâm tới chênh lệch điện áp dây Mạch truyền tín hiệu LVDS có sơ đồ tổng quát Hình 1.1: Hình 1.1 Sơ đồ tổng quát mạch truyền LVDS Khối Level Shifter làm nhiệm vụ khuếch đại biên độ tín hiệu đầu vào Khối Bias làm nhiệm vụ tạo dòng điện phân cực cho khối Opamp Output Driver Khối Opamp có nhiệm vụ giữ cho điện áp Common mode với điện áp Vref đặt vào Khối Output Driver tạo cặp tín hiệu vi sai để truyền 1.4.2 Quy trình thiết kế Quy trình thiết kế đầy đủ khối tiến hành theo trình tự Hình 1.2: Hình 1.2 Quy trình thiết kế Phần quy trình thiết kế thiết kế mạch nguyên lý tính tốn kích cỡ ban đầu MOSFET giá trị linh kiện mạch Sau tiến hành mơ chức để kiểm tra chức có hoạt động hay khơng sử dụng thiết kế để phác thảo vị trí đặt linh kiện Đồng thời tiến hành mô với Pre-layout netlist để kiểm tra kỹ thông số đặt Nếu chưa đạt u cầu tiếp tục tính tốn, điều chỉnh thơng số mạch đạt yêu cầu sử dụng sơ đồ mạch hoàn chỉnh để tiến hành thiết kế vật lý Sau thiết kế vật lý cho mạch xong sử dụng Post-layout netlist để mô lại kiểm tra lại thông số mạch Nếu khơng đạt phải điều chỉnh lại mạch nguyên lý thiết kế vật lý mạch, đạt yêu cầu đề tiến hành hoàn thiện sản phẩm 1.4.3 Dự kiến kết Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET sau thiết kế phải thỏa mãn yêu cầu đầu đề cập bảng sau: Đại lượng VDDQ VDD Nhiệt độ Tần số tín hiệu Tần số clock Điện áp mức cao MIN 1.62 0.675 -40 0.925 Yêu cầu TYP 1.8 0.75 25 - MAX 1.98 0.825 125 - Đơn vị V V °C Gbps GHz V Điện áp mức thấp Điện áp mức chung (VCM) 1.125 1.2 Điện áp vi sai đầu (Vod) 0.25 0.325 Điện trở đầu cuối (Rterm) 80 100 Duty Cycle 45 50 Thời gian trễ 450 Thời gian sườn lên/xuống 25 Dòng tĩnh VDDQ Dòng tĩnh VDD 20 Bảng 1.3 Yêu cầu đầu mạch 1.475 1.275 0.4 120 55 500 30 30 V V V Ohm % ps ps mA uA Thiết kế vật lý phải đáp ứng yêu cầu mạch nguyên lý đặt khắc phục tất lỗi DRC LVS 1.5 Phương pháp đánh giá Mạch thiết kế đánh giá dựa phương pháp sau: - DC Operating Point: Phương pháp sử dụng để xác định vùng làm việc MOSFET giá trị dòng Id, điện áp Vgs, Vds, Vth, Vdsat, - DC Analysis: Phương pháp sử dụng để xác định điểm làm việc tĩnh mạch Phân tích đặc tuyến I-V qua biểu đồ waveform - Transient Analysis: Phương pháp sử dụng để tính tốn phản ứng mạch khoảng thời gian xác định Thường để xác định đại lượng trung bình, thời gian trễ, thời gian khởi động, công suất tiêu thụ, - Design Rule Checking (DRC): Phương pháp sử dụng để xác minh xem thiết kế cụ thể có đáp ứng ràng buộc quy trình cơng nghệ áp dụng để sản xuất kích thước, chiều rộng tối thiểu, khoảng cách tối thiểu, diện tích tối thiểu hay không Kiểm tra DRC đảm bảo thiết kế đáp ứng yêu cầu nhà sản xuất chip không dẫn đến lỗi chip - Layout Versus Schematic (LVS): Phương pháp sử dụng để kiểm tra so sánh thiết bị, đường dây tín hiệu bên Layout có khớp với sơ đồ nguyên lý bên Circuit cung cấp hay không 1.6 Kết luận chương CHƯƠNG 2: CƠ SỞ LÝ THUYẾT 2.1 Giới thiệu chương 2.2 Lý thuyết bán dẫn CMOS 2.2.1 Các khái niệm bán dẫn 2.2.1.1 Pha tạp bán dẫn Pha tạp trình thêm lượng tạp chất nhỏ kiểm soát tốt vào chất bán dẫn Pha tạp cho phép kiểm sốt điện trở suất đặc tính khác loạt giá trị Silic trạng thái mạng tinh thể không dẫn điện dẫn điện yếu hạt tải điện tự Đối với silic, tạp chất pha tạp thuộc nhóm III V bảng hệ thống tuần hoàn nguyên tố hóa học Bằng cách pha tạp nguyên tố nhóm V vào tinh thể silicon photpho, điện tử lớp ngồi (electron hóa trị) liên kết cộng hóa trị, tạo nên liên kết bền vững liên kết yếu, liên kết yếu chịu tác động dễ dàng bứt khỏi liên kết, hình thành nên electron tự do, vị trí mà electron gọi lỗ trống Và hình thành nên chất bán dẫn loại N, chất bán dẫn loại N, electron hạt mang điện đa số Bằng cách pha tạp nguyên tố nhóm III vào tinh thể silicon Bo, điện tử lớp ngồi (electron hóa trị) liên kết cộng hóa trị, tạo nên liên kết bền vững liên kết yếu (do thiếu electron), liên kết yếu chịu tác động dễ dàng bứt khỏi liên kết Và hình thành nên chất bán dẫn loại P, chất bán dẫn loại P, electron hạt mang điện thiểu số 2.2.1.2 Độ linh động hạt tải điện Độ linh động hạt tải điện đặc trưng cho việc hạt tải điện di chuyển nhanh kim loại chất bán dẫn bị kéo điện trường Độ linh động hạt tải điện nói chung độ linh động electron lỗ trống Độ linh động electron lớn độ linh động lỗ trống Độ linh động sóng mang xác định phương trình: v d=μE Trong đó: E độ lớn điện trường tác dụng lên vật liệu v dlà độ lớn vận tốc trôi electron μ độ linh động electron Hình 3.85 Vị trí xảy lỗi Ngun nhân: - Đường kim loại kim loại ưu tiên vẽ theo trục dọc, apmom, lại vẽ theo chiều ngang - Tương tự, đường kim loại ưu tiên vẽ theo trục ngang, apmom, lại vẽ theo chiều dọc - Trong GF, lỗi R bỏ qua CHƯƠNG 4: KẾT QUẢ MÔ PHỎNG THIẾT KẾ 4.1 Giới thiệu chương 4.2 Kết mô trước thiết kế vật lý 4.2.1 Kết mô khối phân cực 4.2.1.1 DC Operation Point Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động giá trị dòng, áp MOSFET mạch phân cực trường hợp kiểm tra gồm TT, SS, FF Kết đo thể bảng sau: Trườn g hợp TT SS FF Linh kiện Vùng Id Vgs Vds Vth Vdsat N21 Bão hòa 99.08u 432.7m 713.28m 432.4m 210.9m N22 Bão hòa 100.5u 650.9m 650.9m 429.4m 279.7m P18 Bão hòa 99.08u 868.5m 868.5m 362.2m 375.2m P19 Bão hòa 100.5u 868.5m 1.14V 362.19m 375.23m N21 Bão hòa 66.87u 489.7m 620.18m 485.27m 216m N22 Bão hòa 67.37u 661.33m 661.33m 482.79m 273.6m P18 Bão hòa 66.88u 828.16m 828.16m 438.19m 333.2m P19 Bão hòa 67.37u 828.16m 958.66m 438.18m 333.2m N21 Bão hòa 172.85u 339.6m 645.6m 338.3m 206m N22 Bão hòa 661.2m 661.2m 335m 300m P18 Bão hòa 172.85u 1V 1V 258.2m 462m P19 Bão hòa 1V 1.3V 258.2m 462.4m 175.6u 175.6u Bảng 1: Kết mô DC Operating Point Nhận xét: - Các MOSFET hoạt động vùng bão hòa trường hợp kiểm tra, giúp đảm bảo dòng điện phân cực tạo ổn định việc chép dịng mạch gương dịng xác - Dòng điện phân cực trường hợp TT 100.5uA, gần với yêu cầu đề 100uA Dòng điện phân cực SS FF 67.37uA 175.6uA, dòng điện trường hợp lệch nhiều cấu trúc mạch lúc phụ thuộc nhiều vào nhiệt độ - Các MOSFET lúc có Vgs > Vth, nghĩa MOSFET vùng đảo mạnh (strong inversion) Nhóm khơng đưa MOSFET vào vùng đảo yếu (weak inversion) lý thuyết đề cập để đưa MOSFET vào vùng đảo yếu, MOSFET cần phải có kích thước lớn để hạ thấp Vgs mà giữ giá trị dịng phân cực dựa cơng thức dịng qua MOSFET vùng bão hòa: I D = β(V GS−V th ) Bên cạnh đó, kích thước NMOS mạch điều khiển tín hiệu đầu phải lớn khoảng 32 lần kích thước NMOS mạch phân cực đề cập Chương Vì vậy, việc đưa MOSFET vào vùng đảo yếu cần lượng không gian lớn 4.2.1.2 DC Analysis Sử dụng phương pháp DC Analysis để khảo sát phụ thuộc dòng điện phân cực nguồn điện áp thay đổi nhiệt độ thay đổi Ở trường hợp điện áp thay đổi từ 1.62V đến 1.98V, kết đo sau: Hình 4.1 Đồ thị thay đổi dòng điện theo điện áp nguồn Điện áp Dòng điện VDDQ = 1.62V 98.4uA VDDQ = 1.8V 100.5uA VDDQ = 1.98V 102uA Bảng 2: Kết đo điện áp thay đổi Nhận xét: - Khi điện áp nguồn thay đổi, dòng điện mạch thay đổi không nhiều, điều chứng tỏ thiết kế đáp ứng yêu cầu đề Lượng thay đổi dòng điện thực tế tồn hiệu ứng điều chế độ dài kênh, VDDQ thay đổi làm Vds MOSFET thay đổi, dẫn đến dòng điện thay đổi Ở trường hợp nhiệt độ thay đổi từ -40°C đến 120°C, kết đo sau: Hình 4.2 Đồ thị thay đổi dòng điện theo nhiệt độ Nhiệt độ Dòng điện -40°C 79.7uA 25°C 100.5uA 120°C 142uA Bảng 3: Kết đo nhiệt độ thay đổi Nhận xét: - Khi nhiệt độ thay đổi, dòng điện thay đổi lượng lớn lúc dòng điện phụ thuộc vào beta, nhiệt độ thay đổi làm beta thay đổi 4.2.2 Kết mô khối khuếch đại vi sai Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động giá trị dòng, áp MOSFET mạch khuếch đại vi sai trường hợp kiểm tra gồm TT, SS, FF Kết đo thể bảng sau: Tr/h TT SS Linh kiện Vùng Id Vgs Vds Vth Vdsat N4 Bão hòa 100u 650.9m 552.4m 429m 279m N0 Bão hòa 50u 651.4m 551.4m 427m 285m N1 Bão hòa 50u 651.4m 551.4m 427m 285m P2 Bão hòa 50u 696m 696m 362m 319m P3 Bão hòa 50u 696m 696m 362m 319m N4 Bão hòa 66.7u 661m 464m 483m 273m N0 Bão hòa 33.5u 662m 457m 481m 278m N1 Bão hòa 33.2u 660m 581m 481m 277m P2 Bão hòa 33.5u 697m 697m 438m 291m P3 Bão hòa 33.2u 697m 574m 438m 291m FF N4 Bão hòa 175u 661m 624m 335m 300m N0 Bão hòa 89.5u 665m 602m 332m 310m N1 Bão hòa 85.5u 650m 842m 332m 305m P2 Bão hòa 89.5u 752m 752m 258m 379m P3 Bão hòa 85.5u 752m 513m 258m 379m Bảng 4: Kết mô DC Operating Point Nhận xét: - Ở trường hợp, MOSFET hoạt động vùng bão hòa - Do kích thước N4 với kích thước NMOS mạch phân cực nên dòng mạch khuếch đại vi sai dòng mạch phân cực 4.2.3 Kết mô mạch tăng biên độ điện áp tín hiệu đầu vào Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle tín hiệu mạch Kết đo sau: Hình 4.3 Độ trễ tín hiệu đầu vào mạch (27.6ps) Hình 4.4 Tín hiệu sau khỏi mạch Trường hợp TT SS FF Tín hiệu trise tfall tpHL tpLH INN 25.2ps 25.2ps 283ps 287ps INP 25.2ps 25.2ps 287ps 283ps INN 26.8ps 26.3ps 424ps 428ps INP 26.8ps 26.3ps 428ps 424ps INN 25.7ps 26.9ps 232ps 237ps INP 25.7ps 26.9ps 237ps 232ps Bảng 5: Kết đo Transient Analysis DCD 50.40% 50.40% 50.40% 50.40% 50.60% 50.60% Nhận xét: - Tín hiệu INN INP đầu mạch có biên độ VDDQ, thời gian sườn lên/ xuống tín hiệu trường hợp nhau, duty cycle xấp xỉ 50% 4.2.3 Kết mô mạch điều khiển tín hiệu đầu 4.2.3.1 DC Operating Point Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động giá trị dòng, áp MOSFET nguồn dịng mạch điều khiển tín hiệu đầu trường hợp kiểm tra gồm TT, SS, FF Kết đo thể bảng sau: Trường hợp Linh kiện Vùng Id Vgs Vds Vth Vdsat P5 Bão hòa 3.19m 535.8m 346.4m 368m 272m N2 Bão hòa 3.19m 650.95m 875.5m 430.5m 279.5m P5 Bão hòa 2.14m 574m 300m 439.4m 260m N2 Bão hòa 2.14m 661.3m 823.2m 483m 273m P5 Bão hòa 5.6m 512m 319.2m 269m 302m N2 Bão hòa 5.6m 661.2m 842m 336m 300m TT SS FF Bảng 6: Kết mô DC Operating Point Nhận xét: - Các MOSFET nguồn dòng hoạt động vùng bão hòa trường hợp N2 bão hòa đảm bảo dòng điện chép từ mạch phân cực xác, P5 bão hịa để tụ ổn định đạt giá trị lớn - Dòng mạch TT 3.19mA, xấp xỉ 3.25mA đề 4.2.3.2 AC Analysis Mô AC Analysis dùng để kiểm tra độ ổn định hệ thống hồi tiếp tạo từ mạch khuếch đại vi sai mạch điều khiển tín hiệu đầu Mơ AC với test-bench hình 4.11 Hình 4.5 Test-bench mơ AC Analysis Nguồn xoay chiều Vin nối với đầu vào qua tụ có giá trị 1F, đầu VCMO nối đầu vào thông qua cuộn cảm 1MH Kết đo sau mơ AC sau: Hình 4.6 Biểu đồ Bode mô AC Trường hợp Phase Margin TT 61 SS 64 FF 62 Bảng 7: Phase Margin trường hợp kiểm tra Nhận xét: - Phase Margin trường hợp lớn 60, điều chứng tỏ hệ thống hồi tiếp âm ổn định 4.2.3.3 Transient Analysis Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle tín hiệu mạch Kết đo sau: Hình 4.7 Đồ thị tín hiệu mạch TT (xanh), SS (tím), FF (đỏ) Trường hợp TT SS FF Thơng số trise tfall tpHL tpLH Tín hiệu PADP 12.2ps 12.6ps 16.6ps 3.08ps PADN 12.1ps 12.6ps 16.4ps 2.96ps Vod 15.2ps 14.8ps 9.46ps 10.8ps PADP 17.9ps 14.8ps 22ps 3.1ps PADN 17.8ps 14.7ps 22.2ps 3.1ps Vod 18.9ps 18.9ps 14.2ps 13.4ps PADP 11.4ps 12.6ps 13.4ps 2.61ps PADN 11.4ps 12.7ps 13.6ps 2.49ps Vod 13.7ps 13.5ps 6.38ps 9.49ps Bảng 8: Kết đo Transient Analysis DCD 50.90% 50.90% 50.30% 51.50% 51.50% 50.50% 50.60% 50.60% 50.30% Nhận xét: - Các tín hiệu mạch có thời gian sườn lên/xuống xấp xỉ duty cycle tín hiệu xấp xỉ 50% - Vod có độ lớn 0.326mV TT, 0.25mV SS, 0.46mV FF VCM sau bổ sung tụ ổn định 4.3 Kết mô sau thiết kế vật lý 4.3.1 Khối phân cực Trường hợp TT SS FF Linh kiện Vùng Id Vgs Vds Vth Vdsat N21 Sat 99.08u 432.7m 713.28m 432.4m 210.9m N22 Sat 100.5u 650.9m 650.9 429.4m 279.7m P18 Sat 99.08u 868.5m 868.5m 362.2m 375.2m P19 Sat 100.5u 868.5m 1.14V 362.19m 375.23 N21 Sat 66.87 66.88u 620.18m 485.27m 216m N22 Sat 67.37u 661.33m 661.33m 482.79m 273.6m P18 Sat 66.88u 828.16m 828.16m 438.19m 333.2m P19 Sat 67.37u 828.16m 958.66m 438.18m 333.2 N21 Sat 172.85u 339.6m 645.6m 338.3m 206m N22 Sat 175.6u 661.2m 661.2m 335m 300m P18 Sat 172.85u 1V 1V 258.2m 462m P19 Sat 175.6u 1V 1.3V 258.2m 462.4m Bảng 9: Kết trước thiết kế vật lý khối phân cực Trường hợp TT SS Linh kiện Vùng Id N21 Sat 103u N22 Sat P18 Vgs Vds Vth Vdsat 435.06m 668.37m 433m 211.6m 104.4u 662.8m 657.3m 433m 283m Sat 103.3u 881.9m 871.2m 358m 382m P19 Sat 104.4u 877m 1.1V 358m 380m N21 Sat 69.9u 491.9m 591.2m 485m 216m N22 Sat 69.8u 671.2m 667m 486m 276m P18 Sat 69.9u 833.5m 826.6m 434m 337m P19 Sat 69.8u 833.6m 927.2m 434.9m 337m FF N21 Sat 182u 343m 564.7m 339m 207m N22 Sat 182u 677m 667m 338m 306m P18 Sat 182u 1V 1V 255m 470m P19 Sat 182u 1V 1.2V 255m 471m Bảng 10: Kết sau thiết kế vật lý khối phân cực Nhận xét - Tại trường hợp TT sau thiết kế vật lý, dòng phân cực xấp xỉ 100µA - Trong trường hợp, giá trị dòng điện sau thiết kế vật lý nhánh xấp xỉ nhau: Id N21  Id N22 => Kết sau thiết kế vật lý, giá trị dòng điện chênh lệch nhánh N21 N22 không đáng kể gần (bằng trường hợp FF) 4.3.2 Khối khuếch đại vi sai Trường hợp TT SS FF Linh kiện Vùng Id Vgs Vds Vth Vdsat N4 Bão hòa 100u 650.9m 552.4m 429m 279m N0 Bão hòa 50u 651.4m 551.4m 427m 285m N1 Bão hòa 50u 651.4m 551.4m 427m 285m P2 Bão hòa 50u 696m 696m 362m 319m P3 Bão hòa 50u 696m 696m 362m 319m N4 Bão hòa 66.7u 661m 464m 483m 273m N0 Bão hòa 33.5u 662m 457m 481m 278m N1 Bão hòa 33.2u 660m 581m 481m 277m P2 Bão hòa 33.5u 697m 697m 438m 291m P3 Bão hòa 33.2u 697m 574m 438m 291m N4 Bão hòa 175u 661m 624m 335m 300m N0 Bão hòa 89.5u 665m 602m 332m 310m N1 Bão hòa 85.5u 650m 842m 332m 305m P2 Bão hòa 89.5u 752m 752m 258m 379m P3 Bão hòa 85.5u 752m 513m 258m 379m Bảng 11: Kết trước thiết kế vật lý khối khuếch đại vi sai Trường hợp TT SS FF Linh kiện Vùng Id Vgs Vds Vth Vdsat N4 Bão hòa 97.8u 657.8m 535.6m 434m 281m N0 Bão hòa 48.94u 657.8m 561.4m 430m 286m N1 Bão hòa 48.94u 657.8m 558.4m 430m 286m P2 Bão hòa 48.94u 686m 682m 358m 318m P3 Bão hòa 48.94u 686m 685m 358m 318m N4 Bão hòa 66u 668m 451m 488m 275m N0 Bão hòa 33u 667m 465m 485m 279 N1 Bão hòa 33u 667m 462m 485m 279m P2 Bão hòa 33u 692m 689m 434m 291m P3 Bão hòa 33u 692m 692m 434m 291m N4 Bão hòa 166u 660m 600m 340m 301m N0 Bão hòa 83u 657m 623m 336m 308m N1 Bão hòa 83u 657m 620m 336m 308m P2 Bão hòa 83u 726m 719m 255m 372m P3 Bão hòa 83u 726m 722m 255m 372m Bảng 12: Kết sau thiết kế vật lý khối khuếch đại vi sai Nhận xét: - Trong trường hợp, giá trị dòng điện sau thiết kế vật lý nhanh xấp xĩ nhau: Id N0 = Id N1 - Trong trường hợp, giá trị dòng điện Id N4 xấp xĩ tổng giá trị dòng điện Id nhánh N0 N1 => Kết giá trị dòng điện nhánh N0 N1 khơng có chênh lệch, tốt so với trước thiết kế vật lý 4.3.3 Khối tăng biên độ tín hiệu đầu vào Trường hợp TT SS FF Thơng số Tín hiệu out trise tfall tpHL tpLH DCD 38.4ps 32.2ps 243ps 244ps 49.90% oub 28.4ps 32.2ps 242ps 246ps 49.90% out 31.6ps 33.5ps 395ps 394ps 50.10% outb 31.6ps 33.5ps 394ps 396ps 50.10% out 26.9ps 32.9ps 190ps 192ps 49.80% outb 26.9ps 32.9ps 189ps 194ps 49.80% Bảng 13: Kết trước thiết kế vật lý khối tăng biên độ tín hiệu đầu vào Trường hợp TT SS FF Thơng số Tín hiệu out trise tfall tpHL tpLH DCD 39.4ps 41ps 231ps 231ps 50.00% oub 39.4ps 41ps 230ps 231ps 50.00% out 42.4ps 43.6ps 374ps 368ps 50.60% outb 42.4ps 42.6ps 371ps 372ps 50.60% out 38ps 41ps 183ps 183ps 49.90% outb 38ps 41ps 183ps 185ps 49.90% Bảng 14: Kết sau thiết kế vật lý khối tăng biên độ tín hiệu đầu vào Nhận xét: - Kết trước sau thiết kế vật lý không chênh lệch nhiều ba trường hợp - Giá trị duty cycle DCD_PADN-PADP có sai số nhỏ xấp xỉ mức 50% 4.3.4 Khối điều khiển tín hiệu đầu Trường hợp TT SS Thơng số Tín hiệu PADP PADN PADN_PADP PADP PADN trise tfall tpHL tpLH DCD 13.1ps 13.1ps 14.7ps 17ps 17ps 10.3ps 10.3ps 14.7ps 10ps 10ps 13.8ps 13.8ps 9.21ps 16.9ps 16.9ps 3.04ps 3.04ps 9.21ps 2.44ps 2.44ps 51.00% 51.00% 50.00% 51.50% 51.50% PADN_PADP 16.4ps 16.4ps 11.7ps 11.7ps 50.00% PADP 11.5ps 12ps 11.8ps 2.39ps 50.80% FF PADN 11.5ps 12ps 11.8ps 2.39ps 50.8% PADN_PADP 13.9ps 13.9ps 7.67ps 7.67ps 50.00% Bảng 15: Kết trước thiết kế vật lý khối điều khiển tín hiệu đầu Thơng số trise tfall tpHL tpLH DCD Tín hiệu PADP 11.7ps 9.75ps 14.1ps 3.ps 51.10% TT PADN 11.7ps 9.75ps 14.1ps 3ps 51.00% PADN_PADP 14.7ps 14.7ps 9.3ps 9.5ps 50.00% PADP 15.8ps 9.43ps 16.4ps 1.88ps 51.50% SS PADN 15.8ps 9.43ps 16.4ps 1.88ps 51.50% PADN_PADP 16.5ps 16.4ps 11.2ps 11.3ps 50.00% PADP 10.2ps 12.8ps 12.6ps 3.9ps 50.90% FF PADN 10.2ps 12.8ps 12.6ps 3.9ps 50.90% PADN_PADP 13.8ps 13.6ps 8.38ps 8.1ps 50.00% Bảng 16: Kết sau thiết kế vật lý khối điều khiển tín hiệu đầu Trường hợp Nhận xét - Kết trước sau thiết kế vật lý không chênh lệch nhiều ba trường hợp - Giá trị duty cycle DCD_PADN-PADP mức 50% 4.3.4 Thiết kế vật lý tồn mạch Trường hợp TT Thơng số trise tfall tpHL tpLH DCD INN 161ps 180ps 339ps 353ps 48.60% INP 161ps 180ps 342ps 354ps 48.60% PADP 69ps 55.4ps 403ps 313ps 58.5% PADN 68ps 54ps 400ps 315ps 58.5% PADP - PADN 79.2ps 79.5ps 358ps 356ps 50.20% Tín hiệu INN 176ps 188ps 495ps 519ps 47.60% INP 176ps 188ps 499ps 520ps 47.60% PADP 75.7ps 66.2ps 583ps 445ps 63.8% PADN 77ps 67ps 578ps 450ps 63.80% PADP - PADN 109ps 110ps 520ps 517ps 50.30% INN 163ps 185ps 292ps 293ps 49.80% INP 163ps 185ps 295ps 294ps 49.80% PADP 47.8ps 51.1ps 342ps 270ps 57.20% PADN 47.4ps 51.6ps 341ps 272ps 57.20% PADP - PADN 76.6ps 77.2ps 302ps 301ps 50.20% SS FF Bảng 17: Kết trước thiết kế vật lý tồn mạch Trường hợp Tín hiệu TT Thông số trise tfall tpHL tpLH DCD INN 200ps 220ps 355ps 362ps 49.30% INP 201ps 220ps 357ps 363ps 49.30% PADP 62.4ps 63.4ps 433ps 304ps 62.80% PADN 72ps 75ps 593ps 425ps 66.90% PADP - PADN 103ps 99ps 361ps 361ps 50.10% INN 207ps 221ps 491ps 515ps 47.60% INP 207ps 222ps 490ps 517ps 47.30% SS FF PADP 715ps 75ps 590ps 426ps 66.40% PADN 72ps 75ps 593ps 425ps 66.90% PADP - PADN 129ps 128ps 502ps 503ps 49.90% INN 211ps 237ps 327ps 308ps 51.90% INP 219ps 260ps 344ps 297ps 54.60% PADP 52ps 66ps 380ps 276ps 60.40% PADN 54.3ps 267.1p s 382ps 275ps 60.80% PADP - PADN 102ps 101ps 318ps 318ps 50.00% Bảng 18: Kết sau thiết kế vật lý ptoàn mạch Nhận xét - tpLH & tpHL sau thiết kế vật lý xấp xỉ tpLH & tpHL trước thiết kế vật lý - Thời gian tăng thời gian giảm sau thiết kế vật lý lớn so với trước thiết kế vật lý - DCD sau thiết kế vật lý xấp xĩ 50% => Giá trị sau thiết kế vật ký chênh lệch không lớn so với trước thiết kế vật lý, mạch đạt yêu cầu đề ... Margin 2.7 Mạch gương dòng Mạch gương dòng mạch điện sử dụng nhiều mạch điện tử, dùng để chép dòng điện qua nhánh mạch từ nhánh mạch ban đầu Hình 2.47 Cấu tạo mạch gương dòng Trong mạch này, MOSFET... Hiệu ứng Miller Hiệu ứng Miller đặt tên theo kỹ sư điện tử John Milton Miller Trong thiết bị điện tử, hiệu ứng Miller hiệu ứng gia tăng giá trị điện dung tụ điện đầu vào mạch khuếch đại Xét mạch. .. cách điện chất lượng cao ổn định lý khiến silicon vật liệu bán dẫn chiếm ưu Vùng bán dẫn loại n p Chất bán dẫn tạo thành điện cực tụ điện thường có điện trở suất đáng kể nguồn cung cấp lỗ trống điện