CNG HO X HI CH NGHA VIT NAM
c lp-T do-Hnh phỳc
THI TT NGHIP CAO NG NGH KHO 2 (2008-2011)
NGH: IN T CễNG NGHIP
MễN THI: Lí THUYT CHUYấN MễN NGH
Mó thi: DA TCN - LT05
Cõu ỏp ỏn im
I. Phn bt buc
1
+ Bảng chân lý: + Hàm logic: F
1
(A
i
= B
i
) = A
i
B
i
F
2
(A
i
> B
i
) = A
i
B
i
F
3
(A
i
< B
i
) = A
i
B
i
0,5
0,5
1
2 a ra cụng thc tng quỏt tớnh giỏ tr in ỏp trung bỡnh sau mch chnh lu:
du
T
U
T
dd
=
0
1
Trong ú:
T: chu k lm vic
U
d
: giỏ tr in ỏp trung bỡnh ca ti.
u
d
: in ỏp tc thi ca ti.
p dng tớnh cụng thc in ỏp trung bỡnh trong s
)cos1(
2
2
sin2.
2
1
2
+==
UdU
d
T cụng thc trờn ta tớnh c cos theo cụng thc:
0,5
0,5
0,5
+ Sơ đồ logic:
A
i
B
i
F
1
F
2
F
3
Đầu vào Đầu ra
A
i
B
i
F
1
F
2
F
3
0 0 1 0 0
0 1 0 0 1
1 0 0 1 0
1 1 1 0 0
1
2
.2
cos
2
=
U
U
d
Thay s vo ta tớnh c
86,0arccos)1
120.2
50.14,3.2
arccos( ==
=>
=60
0
0,5
3 - Hot ng counter ca b TIMER0 trong vi iu khin ch 16 bit:
Trong chế độ 1, bộ Timer dùng cả 2 thanh ghi TH0 và TL0 để chứa giá trị đếm
vì vậy chế độ này còn đợc gọi là chế độ định thời 16 bit. Bit MSB sẽ là bit D7 của
TH0 còn bit LSB là D0 của TL0.
Hình trên mô tả hoạt động của các Timer ở chế độ 1: Nguồn xung clock đợc đ-
a tới Timer từ một trong cách phụ thuộc vào bit C-/T0 trong thanh ghi TMOD:
C-/T0 = 1, xung clock sẽ đợc lấy từ bộ tạo xung bên ngoài qua chân T0.
Nguồn xung clock nói trên sẽ đợc điều khiển đểđa tới các Timer bằng các bit:
TR0, GATE và mức logic trên các chân INT0:
Nếu TR0=0, các Timer sẽ bị cấm mà không cần quan tâm tới GATE và mức
logic trên các chân INT0 (thể hiện bằng cổng AND).
Nếu TR0=1, các Timer sẽ hoạt động với một trong 2 điều kiện sau xảy ra (thể
hiện bằng cổng OR): Thứ nhất: bit GATE=1; thứ hai: trên chân INT0 có mức
logic 1.
Với chế độ 1, giá trị lớn nhất mà các Timer chứa đợc là 65535(tơng ứng
FFFF(H)), khi đếm quá giá trị này sẽ xảy ra tràn, khi cờ tràn TF0 sẽ đợc đặt bằng 1.
Sau khi xảy ra tràn, nếu muốn Timer tiếp tục đếm, chơng trình phải có câu lệnh nạp
lại giá trị khởi tạo sau khi đã dừng Timer bằng cách xoá bit TR0.
- Hot ng counter ca b TIMER0 trong vi iu khin ch 8 bit:
0,25
0,25
0,25
0,25
osc
/ 12
Trong chế độ 2, bộ Timer dùng TL0 để chứa giá trị đếm và TH0 để chứa giá trị
nạp lại vì vậy chế độ này đợc gọi là chế độ tự nạp lại 8 bit. Sau khi đếm quá 255 sẽ
xảy ra tràn, khi đó TF0 đợc đặt bằng 1 đồng thời giá trị của Timer tự động đợc nạp
lại bằng nội dung của TH0.
Hình trên mô tả hoạt động của các Timer ở chế độ 2: Nguồn xung clock đợc đ-
a tới Timer từ một trong cách phụ thuộc vào bit C-/T0 trong thanh ghi TMOD:
C-/T0 = 1, xung clock sẽ đợc lấy từ bộ tạo xung bên ngoài qua chân T0.
Nguồn xung clock nói trên sẽ đợc điều khiển đểđa tới các Timer bằng các bit:
TR0, GATE và mức logic trên các chân INT0:
Nếu TR0=0, các Timer sẽ bị cấm mà không cần quan tâm tới GATE và mức
logic trên các chân INT0 (thể hiện bằng cổng AND).
Nếu TR0=1, các Timer sẽ hoạt động với một trong 2 điều kiện sau xảy ra (thể
hiện bằng cổng OR): Thứ nhất: bit GATE=1; thứ hai: trên chân INT0 có mức
logic 1.
- Vit chng trỡnh m xung chõn T0 hin th giỏ tr Port 1 v Port 2:
#include <reg52.h>
void main (void)
{
TMOD =0x05;
TR0 = 1;
while (1)
{
P1=TL0;
P2=TH0;
}
}
0,25
0,25
0,25
0,25
1
Cng(I) 7
II. Phn t chn, do trng biờn son
. VIT NAM
c lp-T do-Hnh phỳc
THI TT NGHIP CAO NG NGH KHO 2 (20 08 -2 0 11)
NGH: IN T CễNG NGHIP
MễN THI: Lí THUYT CHUYấN MễN NGH
Mó thi: DA TCN - LT0 5
Cõu ỏp. Port 1 v Port 2:
#include < reg 52. h>
void main (void)
{
TMOD =0x05;
TR0 = 1;
while (1)
{
P1=TL0;
P2=TH0;
}
}
0 ,25
0 ,25
0 ,25
0 ,25
1
Cng(I) 7
II.